Устройство для сопряжения памяти с процессором

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ЯО 1142 8 1) С 06 Р 13/О ОП АНИЕ РЕТЕВИЯ ЕЛЬСТВУ ОРСНОМУ СВИД о о СССР О. Я СОПР ержащее выксор, первый гистр адреульсов и од выходнох импвыхвыховход ом устроивыходногом мультиинформацииены соотого и втоый вход ых ор со ерв есн соединен с выхо регистра адреса ходом второго адресный вход ыходом младших еса, информациГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРпо делАм изовретений и Открытий(54) (57) УСТРОЙСТВО ДЛПАМЯТИ С ПРОЦЕССОРОМ,ходкой регистр, мультии второй блоки памяти,са, генератор тактовытриггер пуска, причемго регистра являетсяства, информационныйрегистра соединен с вплексора, первый и втонные входы котороговетственно с выходамирого блоков памяти, адпервого блока памятидом старших разрядови с первым адресным вблока памяти, второйкоторого соединен с вразрядов регистра адр онныи вход которого является входом устройства, первый и второй выходы генератора тактовых импульсов соединены соответственно с входами записи-чтения выходного регистра и регистра адреса, выход триггера пуска соединен с входом запуска генератора тактовых импульсов, о т л и ч н - ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит память признаков обращения, группу элементов И, группу элементов задержки, первый и второй элементы ИЛИ и элемент И, причем выход младших разрядов регистра адреса соединен с адресным входрм памяти признаков обра- о щения, выход которой соединен с управляющим входом мультиплексора, с входом первого элемента ИЛИ и с первыми входами элементов И группы, выходы которых через элементы задержки группы соединены с входами второго элемента ИЛИ, выход которого соединен с входом установки в единицу триггера пуска, вход установки в "ноль" кото- ЬМ рого соединен с выходом элемента И, первый вход которого соединен с вы- Я ходом первого элемента ИЛИ, третий выход генератора тактовых импульсов соединен с вторыми входами элемен" тов И группы и элемента И.1 11428Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительныхмашинах с микропрограммным управлением,5Известно устройство для сопряженияпроцессора с памятью, содержащее триггер ожидания, два элемента И, дваэлемента ИЛИ, два элемента НЕ, триг"гер пуска, узел пуска-останова, узелвыработки тактовых импульсов и задающий генератор Г 13.Недостатком данного устройства является большой объем оборудования.Наиболее близким к предлагаемому5по технической сущности является устройство,. содержащее первый и второйблоки памяти, регистр адреса, мультиплексор, узел синхронизации, триггерпуска, выходной регистр, синхровходкоторого соединен с первым выходомузла синхронизации, вход которого соединен с выходом триггера пуска, авторой выход узла синхронизации соединен с входом синхронизации регистра адреса, информационный вход которого является входом устройства, выход которого соединен с выходом выходного регистра, информационный входкоторого соединен с выходом мультиплексора, информационные входы котоЗОрого соединены с выходами первого ивторого блоков памяти, первые входыкоторых соединены с первыми выходамирегистра адреса, вторые выходы которого соединены с вторыми входами вто"З 5рого блока памяти 2 3.В данном устройстве различные почастоте использования данные хранятсяв различных по временным характеристикам памятях, Это приводит к тому, 4 Очто частоту обращения к данным приходится выбирать исходя из быстродействия самой мецленнодействующей памяти. Таким образом, данное устройствохарактеризуется низким быстродействи"15ем.Цель изобретения - повышение быстродействия,Указанная цель достигается тем,что в устройство для сопряжения па- ,"мяти с процессором, содержащее выходной регистр, мультиплексор, первыйи второй блоки памяти, регистр адреса, генератор тактовых импульсов итриггер пуска, причем выход выходного регистра является выходом устройства, информационный вход выходного регистра соединен с выходом мультиплексора, первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков памяти, адресный вход первого блока памяти соединен с выходом старших разрядов регистра адреса и с первым адресным входом второго блока памяти, второй адресный вход котоРого соединен с выходом младших разрядов регистра адреса, информационный вход которого является входом устройства, первый и второй выходы генератора тактовых импульсов соединены соответственно с входами записи-чтения выходного регистра и регистра адреса, выход триггера пуска соединен с входом запуска генератора тактовых импульсов, введены память признаков обращения, группа элементов И, группа элементов задержки, первый и второй элементы ИЛИ и элемент И, причем выход младших разрядов регистра адреса соединен с, адресным входом памяти признаков обращения, выход которой соединен с управляющим входом мультиплексора, с входом первого элемента ИЛИ и с первыми входами элементов И группы, выходы которых через элементы задержки группы соединены с входами второго элемента ИЛИ, выход которого соединен с входом установки в единицу триггера пуска, вход установки в ноль которого соединен с выходом элемента И, первыйвход которого соединен с выходом первого элемента ИЛИ, третий выход генератора тактовых импульсов соединен с вторыми входами элементов И группы и элемента И.На фиг,1 изображена блок-схема предлагаемого устройства; на Фиг.2 - схема генератора тактовых импульсов; на фиг.3 - временная диаграмма работы устройства.Устройство содержит (фиг.1) первый 1 и второй 2 блоки памяти, регистр 3 адреса, мультиплексор 4, выходной регистр 5, память б признаков обращения, генератор 7 тактовьи импуль"сов, триггер 8 пуска, элементы 9задержки элементы И 10, элемент И 11,первый и второй элементы ИЛИ 12 и 13, вход и выход устройства 14 и 15, выходы 16, 17 и 18 генератора тактовыхимпульсов и вход 19 запуска генератора тактовых импульсов.Генератор 7 тактовых импульсовсодержит фиг 2) триггеры 20-23,1142838 выхода блока памяти. Код старших разрядов регистра 3 адреса (адрес 10 памяти 6) Первый разряд Второй разряд 0 0 0 0 0 0 0 10 12 13 15 0 17 0 18 0 0 20 элементы И 24-31, элемент НЕ 35 и задающий генератор 36.Сигналы на выходах 16, 17 и 18генератора 7 обозначаются как импульсы ТИ 1, ТИ 2, ТИЗ соответственно,Триггер 8 пуска и триггеры 20-23являются синхронными КЯ-триггерами(8 - вход установки, К - вход сброса),Время задержки распространениясигнала элементами 9 соответствуетвременным характеристикам медленных памятей,Устройство работает следующим образом. 15В блоке памяти хранится наиболеечасто используемая информация, например микропрограммы выполнения основных команд, определяющих быстродействие процессора, В блоке 2 памяти хра нится сравнительно редко используемаяинформация, например микропрограммывыполнения остальной части системыкоманд, микропрограммы системы прерывания, системы восстановления, часто 25используемые диагностические тестыи т.д.Время задержки каждого из элементов 9 соответствует времени ожиданияодной из медленных памятей, входящих 30в состав блока 2 памяти.В очередном х-м цикле процессора(фиг,З) по импульсу ТИ 1 в регистр 5заносится новая информация. Под ееуправлением (выход 15 устройства)по импульсам ТИ 1, ТИ 2 и ТИЗ, образующим временную развертку одного цикла, производятся последовательныеизменения состояния процессора вх-м цикле. По импульсу ТИ 2 в регистр 403 адреса заносится адрес информации,котораядолжна обрабатываться в (д++1)-м цикле процессора, и начинаетсяее считывание из соответствующейпамяти, Содержимое старших разрядоврегистра 3 адреса, определяющее типпамяти, к которой производится обращение, поступает на адресные входыпамяти 6. Содержимое памяти 6 длярассматриваемого примера приведено рв таблице.В случае, если считываемая информация находится в блоке 1 памяти,"0" с обоих выходов памяти 6 разре-,шают выработку очередной развертки усинхросигналов без задержки (короткийцикл) и, кроме того, поступают навход управления мультиплексора 4. В результате, мультиплексор 4 разрешаетпрохождение через него информации с Содержимое ячейки па-мяти 6 Данная микрокоманда в (1.+1)-м цикле процессора по импульсу ТИ 1 приниЭ11 ч мается в регистр 5, а по импульсу ТИ 2 в регистр 3 адреса принимается адрес следующей информации для (д+2)-го цикла процессора.Если следующая микрокоманда находится в одной из медленных памятей блока 2 памяти, то "1" с одного из 1выходов памяти 6 через элементы ИЛИ 13 И 11 по импульсу ТИЗ сбрасывает триггер 8 пуска в "О". Выработка очередной развертки синхросигналов блокируется, а следовательно, запрещается изменение состояния процессора. "1" с выхода памяти 6 поступает на вход соответствующего элемента И 10 и разрешает прохождение через него импульса ТИЗ, который поступает на вход соответствующего элемента 9 задержки,и появляется на его выходе 2838 одновременно с появлением считываемойинформации на выходе медлеьной памятиблока 2 памяти. "1" с выхода одногоиз элементов 9 задержки проходит через элемент ИЛИ 12 и устанавливаеттриггер пуска в "1", которая обеспечивает запуск новой развертки синхросигналов. В следующем (+2)-м циклепроцессора информация (команда),считанная из соответствующей медленнойпамяти блока 2 памяти, заносится поимпульсу ТИ 1 в регистр 5,15Таким образом, за счет созданияпеременных циклов обращения, учитывающих быстродействие памятей, предлагаемое устройство обладает болыпим быстродействием по сравнению с прототипом..Ланцовунова Составитеексеенко Техред С.Ии орректор Н. Корол Редак одпис Зака г.ужгород, ул.Проекты Пате ал 38/42 Тираж 710 ВНИИПИ Государственного комитета СС пс делам изобретений и открытий 113035., Москва, Ж, Раушская наб.,