Устройство кодирования блоков информации

(19) Н 03 М 13/ СУДАРСТВЕННОЕ ПАТЕНТНДОМСТВО СССРОСПАТЕНТ СССР) ОБРЕТ ЕН ЛЬСТВУ ВТОРСКОМУ СВИ ющим обр информаць шину 7 ус но пораэря(56) БИС обнаружения и исправления ошибок для систем памяти. - "Зарубежная электронная техника", 1983. 1 ч. 7 (265), с. 3-32;Авторское свидетельство СССР М 1302439, кл. Н 03 М 13/02, 12.01.84, (54) УСТРОЙСТВО КОДИРОВАНИЯ БЛОКОВ ИНФОРМАЦИИ(57) Изобретение относится к области вычислительной техники и передачи данных и предназначено для помехоустойчивого кодирования цифровой информации, наприПредлагаемое изобретение относится к области вычислительной техники и передачи данных и предназначено дпя помехоустойчивого кодирования цифровой информации, например, для защиты отошибок устройств со,страничной организацией данных, Использование его целесообразно в случае кодирования с помощью пяти проверочных символов, обеспечивающих мак- симальную возможность исправления и обнаружения ошибок при декодировании,Целью изобретения является увеличение помехоустойчивости устройства.На фиг,1 представлена блок-схема устройства кодирования, на фиг,2 - временная диаграмма работы предлагаемого устройст- ва мер; для защиты от Ошибок устройств со страничной организацией данных. Целью изобретения является увеличение помехоустойчивости устройства, Это достигается за счет реализации в устройстве процесса обработки кодируемой информации в соответствии с алгоритмом кода Рида-Соломона над полем СЦ 2) с кодовым расстоянием д=6, предназначенным для исправления ошибок в одном или двух символах и обнаружения ошибок в одном, двух или трех символах. Для этого в устройство кодирования блоков информации введены четвертый и пятый вычислители, с первого по пятое запоминающие устройства с произвольной выборкой, с первого по е-й сумматоры, а в блок управления введены первый и второй элементы ИЛИ, 1 и. ф-лы, 2 ил. Устройство кодирования (фиг.1) содержит с первого пр пятый вычислители 1 2, 3, (,0 4 и 5, коммутатор 6, входную информацион- Ц) ную шину 7, адресные входы 8, блок 9 управления, содержащий счетчик 10, с первого попятый элементы И 13, 12, 15, 11 и 14, первыйи второй элементы ИЛИ 17 и 16, элемент 18 задержки, триггер 19, элемент И-ХЕ 20, вход 21 синхронизации вход 22 сигнала по-)З сылки, а также параллельно подключенные ь с первого по пятое ЗУПВ 23,1-23.5, с перво. го по щ-й сумматоры 24,1-24,в и выходную информационную шину 25.Устройство работает следу аом.От источника кодируемо а входную и 11 формационну ойства поступают параплелно символы блока информации (фиг.2 а), на вход 21 синхронизации блока 9 управления устройства подаются тактовые Импульсы (фиг,2 а), сигнал на входе 22 сигнала посылки блока 9 управления (фиг.2 б), сопровождает поступление всех символов кодируемого блока информации. От получателя закодированной информации на адресные входы 8 устройства предварительно подается код,соответствующий разрешению на передачу информации через первые входы коммутатора 6 на информационную выходную шину 25 устройства.Кодирование каждого блока информации начинается с установки устройства в исходное состояние. Сигнал посылки блока 9 управления совместно с сигналом с инверсного выхода триггера 19 блока 9 управления поступает на вход элемента И-НЕ 20, на выходе которого вырабатывается сигнал установки в ноль блока 9 управления-, устанавливающий в нулевое состояние триггеры первого вычислителя 1, регистры со второго по пятый вычислителей 2, 3, 4 и 5. После этого по заднему фронту первого сигнала с первого выхода счетчика 10 триггер 19 бло.ка 9 управления устанавлйвается в единичное состояние и закрывает элемент И-НЕ 20. Далее в устройстве осуществляется фоомирование контрольных символов Я 0=0,4) из поступающих информационных символов Хо,Х 1,.",Х.Период кодирования каждого символа Х соСтавляет восемь тактовых импульсов (ТИ). В блоке 9 управления в течение этого периода на выходе элемента 18 задержки вырабатывается один сигнал управления (фиг,2 ж), на выходе третьего элемента И 15 два сигнала синхронизации второго вычислителя СИ 2 (фиг,2 в), на выходе второго элемента ИЛИ 16 три сигнала синхронизации третьего вычислителя СИЗ (фиг.2 г), на выходе четвертого элемента И 11 четыре сигнала синхронизации четвертого вычислителя СИ 4 (фиг.2 д), на выходе йервого элемента ИЛИ 17 пять сигналов синхронизации пятого вычислителя СИ 5 (фиг.2). Сигналы ТИ с входа 21 синхронизации блока 9 управления поступают на счетный вход счетчика 10 и на входы четвертого и первого элементов И 11 и 13, Элемент 18 задержки должен обеспечивать окончание сигнала управления после окончания последнего в каждом периоде сигнала синхронизации СИ 5,Первый сигнал синхронизации блока 9 управления СИ 2 формируется на выходе третьего элемента И 15 при совпадении на его входах сигнала со второго выхода счетчика 10 и с выхода четвертого элемента И 11. Третий сигнал синхронизации блока 910 15 20 25 которого соединены с тремя выходами счетчика 10, на счетный вход которого поступает 30 Зо осуществляется накапливанием в триггерах первого вычислителя 1 поразрядной 35 геров первого вычислителя осуществляется по переднему фронту сигнала управления, Формирование контрольных символов содержатся контрольные символы Зо, 51, 32,55 Яэ и 34 кодируемого информационного бло 40 45 50 управления СИЗ формируется на выходе. второго элемента ИЛИ 16 при наличии на его входах сигнала с выхода третьего элемента И 15 или сигнала с выхода пятого элемента И 14, входы которого соединены с первым выходом счетчика 10 и с выходом четвертого элемента И 11, Второй сигнал синхронизации блока 9 управления СИ 4 формируется на выходе четвертого элемента И 1.1 при совпадении на его входах сигнала с третьего выхода счетчика 10 и сигнала ТИ, Четвертый сигнал синхронизации блока 9 управления СИ 5 формируется на выходе первого элемента ИЛИ 17 при наличии на его входах сигнала с выхода четвертого элемента И 11 или сигнала с выхода первого элемента И 13, два входа которого соединены с первым и вторым выходами счетчика 10, инверсный вход соединен с третьим выходом счетчика 10, а на четвертый вход поступает сигнал ТИ. Сигнал управления блока 9 управления формируется на выходе 18 задержки, вход которого соединен с выходом второго элемента И 12, три входа сигнал ТИ, а навход установки нуля - сигнал посылки. Формирование контрольного символа суммы по модулю два поступающих на их счетные входы символов кодируемого блока информации. Синхронизация работы тригЯ 1, 52, Зз и 34 осуществляется в со второго по пятом вычислителях 2, 3, 4 и 5. Символы кодируемой информации поступают на первые входы первых блоков сумматоров. На входы синхронизации регистров в со второго по пятом вычислителях поступают соответственно сигналы СИ 2, СИЗ, СИ 4 и СИ 5, на входы. управления поступает сигнал управления, низкий уровень которого задает режйм циклического сдвига, а высокий уровень - режим занесения через соответствующие входы регистров.После снятия сигналов последнего в блоке кодируемого информационного символа с входной информационной шины 7 в с первого по пятом вычислителях 1, 2, 3, 4 и 5 ка, готовые для поочередного вычисления проверочных символов Оо, О 1, 02, Оз и О 4.Одновременно в блоке 9 управления по заднему фронту сигнала посылки устанавливаются в нулевое состояние триггер 19 и15 20 25 35 40 я 45 ъи а, 50 и о- Я- в,55а и е- тсчетчик 10, в результате чего формирование сигнала управления и сигналов СИ 2, СИЗ, СИ 4, СИ 5 прекращается до начала кодирования следующего блока информации.Каждый из пяти циклов вычисления проверочных символов Оо, 01, 02, Оз и 04 начинается с установки на адресных входах 8 устройства трехразрядного адреса смещения массивов в с первогопо пятом ЗУПВ 23.1, 23,2, 23.3, 23,4, 23.5, а на младшие в разрядов адреса подаются, соответственно сигналы с информационных выходов вычислителей. По вычисленным таким образом (гп+3)-разрядным адресам параллельно считываются пять результатов произведений Я в поле ба") символов Яо, Я 1, Я 2, Яз и Я 4 на коэффициенты а которые параллельно и поразрядно поступают на пятивходовые сумматоры 24.1-24.в, осуществляющих суммирование по модулю два. В результате на их входах формируется очередной контрольный символ В, поступающий в выходную информационную шину 25 через коммутатор 6 по его второму информационному входу, включаемому одноразрядным сигналом с адресного входа 8 устройства,Итак, по сравнению с прототипом, где реализован удлиненный код Рида-Соломона с с 1=3 и тремя проверочными символами, в предлагаемом устройстве обеспечивается кодирование блоков информации любой длины, не превышающей (2-6) корректирующим кодом Рида-Соломона (2-1. 2-6) над полем ОЕ(2 ) с пятью проверочными символами г=5 и кодовым расстоянием 6,Таким образом, кодовое расстояние увеличено в два раза. Это дает возможность при декодировании исправлять все сочетания ошибок в одном или двух символах и обнаруживать все сочетания ошибок в одном, двух или трех символах,Формула изобретения Устройство кодирования блоков информации, содержащее первый, второй и третий вычислители контрольных разр дов, информационные входы которых об единены с первыми информационным входами коммутатора и являются информ ционными входами устройства, адресны входы и выходы коммутатора являютс соответственно адресными входами выходами устройства, блок управления, с держащий элемент задержки, первый-и тый элементы И, счетчик импульсо счетный вход которого является входом си хронизации блока управления, вход сброс счетчика импульсов объединен с входам сброса и информационным входом тригг ра, первым входом элемента И-НЕ и являе ся входом сигнала посылки блока управления, инверсный выход триггера подключен к второму входу элемента И-НЕ, выход которого является выходом установки в "0" блока управления, первый выход счетчика импульсов подключен к первому входу первого элемента И, второй вход счетчика импульсов подключен к первым входам второго и третьего элементов И, выход 10 третьего элемента И является первым выходом синхронизации блока управления, третий выход счетчика импульсов подключен к инверсному входу первого Элемента И и второму входу второго элемента И, Входы Фнхронизации и сигнала посылки блока управления являются одноименными входами устройства, первый выход синхронизации блока управления подключен к входу синхронизации второго вычислителя контрольных разрядов, выход установки в "0" блока управления подключен к входам установки в "0" первого-третьего вычисли-елей контрольных разрядов, о т л и ч а ю ще ес я тем, что. с целью повышения помехоустойчивости устройства, в него введены четвертый и пятый вычислители контрольных признаков, первый-пятый блоки памяти с произвольной выборкой, первый гп-й сумматоры (где гп - количество символов в бло 30 ке информации), входы установки в "0" иинформационные входы четвертого и пятого вычислителей контрольных разрядов подключены соответственно к выходу установки в "0" блока управления и информационным входом устройства, выходы первого-пятого вычислителей контрольных разрядов подключены соответственно к информационным входам первого-пятого блоков памяти с произвольной выборкой,адресные входы которых подключены к адресным входам устройства, 1-й выход (где 1=1 пз) 1-го блока памяти с произвольной выборкой (где)=1,5) подключен к /-му входу 1-го сумматора, выходы первого т-го сумматоров подключены к вторым информационным входам коммутатора, в блок управления введены первый и второй элементы ИЛИ, первый вход четвертого элемента И объединен с вторым входом первого элемента И и подключен к входу синхронизации блока управления, второй вход четвертого элемента И подключен к третьему выходу счетчика импульсов, третий вход и выход первого элемента И подключены соответственно к второму выходу счетчика импульсов и первому входу первого элемента ИЛИ, выход которого является вторым выходом синхронизации блока управления, выход четвертого элемента И подключен к первому входу пятого элемента И,вторым входам третьего элемента И и первого элемента ИЛИ и является третьим выходом синхронизации блбка"управления, счетный вход триггера объединен с вторым входом пятого элемента И и третьим входом второго элемента И и подключен к первому выходу счетчика импульсов, выход второго элемента И подключен к входу элемента задержкй, выход которого является управляющим выходом блока управления, выход пятого элемента И соединенс первым входом второго элемента ИЛИвторой вход и выход которого подключенысоответственно к выходу третьего элемента ИЛИ и четвертому выходу синхронизации блока управления, который соединен с входом 5 синхронизации третьего вычислителя контрольных разрядов, входы синхронизации четвертого и пятого вычислителей контрольных разрядов подключены соответственно к третьему-и второму выходам синхрониза ции блока управления, управляющий выходкоторого соединен с входами управления всех вычислителей контрольных признаков,ИВИВИВВВЮВИЮ 1785084 Составитель А,ЮдашинТехред М.Моргентал Корректор С,Пекарь Редактор Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 4370 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5