Устройство асинхронного сопряжения синхронных двоичных сигналов

О П И С А Н И Е 111 ИОУ 92 Союз Советских Социалистических Республик(51) Ч. вкис присоединением Государственный комите Совета ввнннстров ССС ло делам изобретений(088,8) Опу овано 15,04.76, Бюллетенькрытии Дата опубликования описания 10,06,76) УСТРОЙСТВО АСИНХРОННОГО СОПРЯЖЕНИЯ СИНХРОННЫХ ДВОИЧНЫХ СИГНАЛОВ 2 Изобретение относится к технике связи и может использоваться в устройствах передачи синхронных двоичных сигналов по цифровым трактам, в частности по цифровым трактам в системах с импульсно-кодовой модуляцией.Известно устройство асинхронного сопряжения синхронных двоичных сигналов, содержащее на передающем конце фазовый компаратор, датчик фазирующей комбинации и блок памяти, к одному из входов записи служебных сигналов которого подключен выход датчика фазирующей комбинации, а на приемном конце коммутатор, блок фазирования по циклам, схему фазовой автоподстройки частоты (ФАПЧ) и блок памяти, к входам записи информации которого подсоединены информационные выходы коммутатора, а фазирующий выход коммутатора соединен с входом блока фазирования по циклам, управляющий выход которого подключен к сдвигающему входу коммутатора,Однако известное устройство обладает недостаточно высокой помехоустойчивостью.С целью увеличения помехоустойчивости в предлагаемом устройстве на передающем конце введен кодер фазы, вход которого соединен с первым выходом фазового компаратора, и управляемый распределитель, управляющий вход которого подключен к второму выходу фазового компаратора, а выходы кодера фазы и управляемого распределителя подсоединены соответственно к выходам записи служебных сигналов и входам записи информа 5 ции блока памяти, а на приемном конце введен декодер фазы, информационные входы которого соединены с выходами служебных сигналов коммутатора, а управляющий вход подключен к выходу опорных сигналов блока фа 10 зирования по циклах;, и управляемый распределитель, управляющий вход которого вместес входом схемы ФАПЧ соединен с выходомдекодера фазы, тактирующий вход управляемого распределителя подключен к выходу схе 15 мы ФАПЧ, а выходы управляемого распределителя подключены к входам считывания блока памяти,На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 -20 временные диаграмз;ы процессов, происходящих на передающем конце устройства; нафиг. 3 - то же, на приемном конце.Устройство асинхронного сопряжения синхронных двоичных сигналов содержит на пе 25 редающем конце фазовый компаратор 1, первым выходом соединенный с кодером фазы 2,а вторым выходом - с управляющим входомуправляемого распределителя 3, дагчик 4 фазирующей комбинации, выход которого под 30 ключен к одному из входов записи служеб 5107923ных сигналов блока памяти 5, а выходы кодера фазы 2 и управляемого распределителя 3подсоединены соответственно к остальнымвходам записи служебных сигналов и входамзаписи информации блока памяти 5; на приемном конце - коммутатор 6, блок 7 фазирования по циклам, вход которого подключен кфазирующему выходу, а управляющий выход к сдвигающему входу коммутатора 6, декодер фазы 8, информационные входы кото.рого соединены с выходами служебных сигналов коммутатора 6, а управляющий вход -с выходом опорных сигналов блока 7 фазирования по циклам, схемы ФАПЧ 9, управляемый распределитель 10, управляющий входкоторого одновременно соединен с входом схемы ФАПЧ 9 и выходом декодера фазы 8, тактирующий вход - с выходом схемы ФАПЧ 9,а выходы - с входами считывания блока 11памяти, к входам записи информации которого подключены информационные выходы коммутатора 6,Устройство работает следующим образом.Для передачи синхронного двоичного сигнала (фиг. 2,л) с тактовой частотой 1, (фиг.2, а) с помощью несущей последовательности 1(фиг, 2, б) на передающем конце формируются опорные импульсы с частотой следованияХ, получаемые из последовательЧности импульсов несущей частоты 1(фиг.2, в).По отношению к каждому опорному импульсу определяется положение ближайшего,следующего за ним, тактового импульса 1 передаваемого синхронного двоичного сигнала(СДС), Это положение импульса СДС кодируется, например, в виде двоичного кода расстояния между опорными импульсами и ближайшими к ним тактовыми СДС (фиг, 2, г).Тактовые импульсы СДС ф), положениекоторых определяется относительно опорных,являются управляющими и используются длязапуска управляемого распределителя 3 (нафиг, 2, а эти импульсы отмечены звездочкой),Между двумя соседними управляющими импульсами содержится обычно п единичных интервалов СДС, Асинхронность сопрягаемыхчастот приводит к изменению временного положения тактовых импульсов СДС относительно опорных, т. е. происходит скольжение опорных импульсов относительно тактовых СДС, в результате чего между двумя управляющими импульсами периодически оказываются (п + 1) или (и - 1) единичных интервалов (бит) СДС, в зависимости от направления расхождения частот (фиг. 2, г).Управляющими импульсами, поступающими с фазового компаратора 1, запускается управляемый распределитель 3, имеющий (и+1)выход, тактируемый частотой , и выполненный в виде регистра сдвига, все разряды которого, кроме первого, управляющим импульсомустанавливаются в нулевое положение, а впервом записывается единица. Тактирующими импульсами единица продвигается по разрядам до появления следующего управляющего импульса.5 Импульсы на выходах управляемого распределителя 3 появляются последовательно с первого выхода по п-ый в том случае, когда между двумя управляющими импульсами содержится и единичных интервалов СДС и по являются последовательно с первого по (и ++1)-й или (и - 1)-й выходы, а междуправляющими импульсами - (и+1) или (и - 1) соответственно единичных интервалов СДС (фиг. 2, д - к) .15 На фиг. 2 приведен случай, когда междудвумя управля 1 ощими импульсами из-за расхождения частот появляется (и+1) единичных интервалов.Импульсы с выходов управляемого распре делителя 3, являющиеся импульсами записиСДС, поступают на входы записи информации блока памяти 5.Результат сравнения тактовой частоты СДС, и опорных импульсов " с фазовогоЮкомпаратора 1 поступает на кодер фазы 2, который выдает в блок памяти 5 двоичный код интервала между опорными и управляющими импульсами. 30 05 4) 45 50 55 60 65 Кроме того, в блок памяти 5 поступает сдатчика фазирующей комбинации комбинация фазирования циклов,Записанная информация СДС, служебные сигналы кодера фазы 2 и датчика фазирующей комбинации считываются последовательностью импульсов с частотой следования 1.На фиг. 2, м представлена последовательность импульсов, получаемая в результате считывания перечисленных сигналов из блока памяти 5. Организуемая последовательность содержит циклы из Л бит каждый, Первые (п+1) биты предназначены для передачи информации СДС, причем используются либо п, либо п+1 (п - 1), Биты с (и+2)-го по (Л1)-й используются для передачи кодовой комбинации временного интервала, а Х-й бит - для передачи фазирующей комбинации ФИ (фиг. 2, л).На приемном конце коммутатор 6 распределяет поступающий на его вход двоичный сигнал (фиг. 3, а) по Ч выходам (фиг. 2).При помощи блока 7 фазирования по циклам, к которому подключен У-й (фазирующий) выход коммутатора 6, управляющий выход которого, в свою очередь, "оединен с слвигающим входом этого же коммутатора 6, обеспечивается появление на 1-ом выходе коммутатора 1-го импульса, организуемого на передаче цикла из Ж импульсов.Служебные выходы с (п+2) -го по (У - 1)-й коммутатора 6 подключены к информационным входам декодера фазы 8, к управляющему входу которого также подключен выход опорного сигнала блока фазирования по циклам, выдающего последовательность опорныхимпульсов, синхронных с опорными импульсами на передаче (фиг. 3, а).Декодер фазы 8 восстанавливает с определенной точностью положение импульса СДС, ближайщего к опорному, отмеченного звез дочкой на фиг, 3, в, причем на приеме число единичных интервалов СДС между двумя управляющими импульсами точно совпадает с числом их между управляющими на передаче. 1 ОВосстановленный фронт тактовой частоты передаваемого СДС используется для регенерации тактовой частоты СДС на приеме фиг.3, г, для чего выход декодера фазы 8 подключен к входу схемы ФАПЧ 9, 15Восстановленной частотойс выхода ФАПЧ 9 тактируется управляемый распределитель 10, аналогичный управляемому распределителю 3 на передающем конце.Управляемый распределитель 10 запускает ся управляющим импульсом, восстановленным декодером фазы 8 при помощи опорных импульсов, совпадающих на приеме по положению с фазирующими импульсами (фиг. 3, б),Хи 25 поэтому их частота составляетСледовательно, на выходах управляемого распределителя 10, так же, как и на передающем конце появляются импульсы с первого по п-й или с первого по и + 1 (и - 1)-й, в 30 зависимости от числа единичных интервалов СДС между управляющими (фиг. 3, о, к), причем между появлением импульсов на выходах управляемых распределителей 10 и 3 на приемном и передающем концах имеется З 5 однозначное соответствие, что позволяет правильно восстанавливать СДС на приеме.Все информационные выходы коммутатора 6 подключены к входам записи информации блока памяти 11. Считывание производится 4 о импульсами управляемого распределителя 10. На выходе блока памяти 11 находится восстановленный сигнал СДС (фиг. 3, г, л).Предлагаемое устройство сопряжения синхронных двоичных сигналов ведет асинхронную трансляцию с незначительной величиной временного фазового джиттера, частота которого определяется частотой следования опорных импульсов и не зависит от скорости расхождения фаз сопрягаемых частот. Кодовая комбинация о временном интервале достаточно помехоустойчива, так как для нее существенно опасна ошибка лишь в старшем разряде, а неправильное восстановление временного интервала может привести к ошибкам лишь в одном цикле из У бит.Формула изобретенияУстройство асинхронного сопряжения синхронных двоичных сигналов, содержащее на передающем конце фазовый компаратор, датчик фазируюгцей комбинации и блок памяти, к одному из входов записи служебных сигналов которого подключен выход датчика фазирующей комбинации, а на приемном конце коммутатор, блок фазирования по циклам, схему фазовой автоподстройки частоты (ФАПЧ) и блок памяти, к входам записи информации которого подсоединены информационные выходы коммутатора, а фазирующий выход коммутатора соединен с входом блока фазирования по циклам, управляющий выход которого подключен к сдвигающему входу коммутатора, отличающееся тем, что, с целью увеличения помехоустойчивости устройства, на передающем конце введен кодер фазы, вход которого соединен с первым выходом фазового компаратора, и управляемый распределитель, управляющий вход которого подключен к второму выходу фазового компаратора, а выходы кодера фазы и управляемого распределителя подсоединены соответственно к выходам записи служебных сигналов и входам записи информации блока памяти, а на приемном конце введен декодер фазы, информационные входы которого соединены с выходами служебных сигналов коммутатора, а управляющий вход подключен к выходу опорных сигналов блока фазирования по циклам, и управляемый распределитель, управляющий вход которого вместе с входом схемы ФАПЧ соединен с выходом декодера фазы, тактирующий вход управляемого распределителя подключен к выходу схемы ФАПЧ, а выходы управляемого распределителя подключены к входам считывания блока памяти.Корректор А, Галахова Редактор Т. Янова Заказ 1158/14 Изд.1271 Тираж 864 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж.35, Раушская наб., д, 4/5