Триггерное устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯК ПАТЕНТУ Комитет Российской Федерации по патентам и товарным знакам(71) Всесоюзный научно-исследовательский институт экспериментальной физики(72) Егоров Л.Б; Еремин АН Шишкин Г.И.(73) Всесоюзняй научно-исследовательский институт экспериментальной физики. (57) Изобретение относится к импульсной технике и позволяет повысить помехоустойчивость, Триггерное устройство содержит ВЗ-триггер 1, два элемента ИСКЛЮЧАЮЦЕЕ ИЛИ 2, 3, два трехвходовых элемента ИЛИ - НЕ 4, 5, два элемента 6,памяти на магнитных сердечниках с прямоугольной петлей гистерезиса и обмоткой, два р - и - р-транзистора 8,9 и входную шину 14. 1 ил.Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.Известно триггерное устройство 1), содержащее КЗ-триггер, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента памяти на магнитных сердечниках, два диода, два конденсатора и два резистора. Входы обмоток считывания элементов памяти соединены с первой шиной питания, а выходы обмоток считывания через соответствующие диоды, включенные в прямом направлении относительно источника питания, соединены с соответствующими входами ЙЯ-триггера, которые соединены через соответствующие конденсаторы с первой шиной питания и через соответствующие резисторы с второй шиной питания. Выходы обмоток записи элементов памяти соединены между собой, а входы обмоток записи соединены с выходами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых подключены к входной шине, а вторые входы соединены с соответствующими входами ВБ-триггера,Недостатком этого устройства является низкая помехоустойчивость, связанная с малым временем перемагничивания эле. ментов памяти.Известно триггерное устройство 2, которое является прототипом изобретения и содержит триггер, первый и второй элементы совпадения, первый и второй элементы памяти на магнитных сердечниках, первый и второй диоды, первый, второй, третий и четвертый резисторыпервый и второй конденсаторы, входную шину. Тактовый вход триггера соединен с входной шиной и первыми входами первого и второго элементов совпадения, выходы которых соединены соответственно с входами сброса и установки триггера. Прямой и инверсный выходы триггера соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, Первый и второй резисторы соединены с вторыми входами соотвественно первого и второго элементов совпадения. Третий и четвертый резисторы соединены с шиной питания, Входы обмоток считывания первого и второго элементов памяти на магнитных сердечниках соединены с общей шиной, Шина питания соединена с первым и вторым резисторами. Вторые входы первого и второго элементов совпадения соединены с общей шиной соответственно через первый и второй конденсаторы, Третий и четвертый резисторы соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках. Выходы обмоток записи элементов памяти соединены между собой, а выходы обмоток считыва ния первого и второго элементов памятисоединены с катодами соответственно первого и второго диодов, аноды которых соединены с вторыми входами соответственно первого и второго элементов совпадения.Недостатком данного устройства является низкая помехоустойчивость по счетному входу, связанная с переключением триггера по переднему фронту счетного импульса (или помехи) и малым временем пе ремагничивания сердечников элементовпамяти, следствием чего может быть несанкционированное изменение их состояния,Техническим результатом изобретенияявляется повышение помехоустойчивости, 20 указанный технический результат достигается тем, что в триггерное устройство, содержащее триггер, первый и второй логические элементы, первые входы которых подключены к входной шине, четыре рези стора, первый и второй элементы памяти намагнитных сердечниках с прямоугольной петлей гистерезиса, первые выводы обмоток которых соединены с одними из выводов соответственно третьего и четвертого резиЗ 0 сторов, введены первый и второй р-п-ртранзисторы и первый и второй.трехвходовые элементы ИЛИ-НЕ, выходы которых соединены с другими выводами соответственно третьего и четвертого резиЭ 5 сторов, первые входы соединены с входнойшиной, вторые входы - с коллекторами соответственно второго и первого р-и-р-транзисторов, с входами сброса и установки триггера и через соответственно первый и 40 второй резисторы с общей шиной, а третьивходы - с выходами соответственно первого и второго логических элементов, эмиттерами соответственно первого и второго р-и-ртранзисторов и вторыми выводами обмоток 45 соответственно первого и второго элементов памяти, первые выводы которых соединены с базами соответственно первого и второго р-п-р-транзисторов, при этом вторые входы первого и второго логических50элементов соединены соответственно с прямым и инверсным выходами триггера, первый и второй логические элементы выполнены в виде элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а триггер - в виде Ю-триггера на55первом и втором двухвходовых элементах ИЛИ-НЕ и первой и второй интегрирующих ЯС-цепях, выходы которых являются соответственно прямым и инверсным выходами триггера и соединены с первыми входами соответственно первого и второго двухвхо 200406350 55 довых элементов ИЛИ-НЕ, вторые входы которых являются соответственно входами установки и сброса триггера, а выходы соединены с входами соответственно второй и первой интегрирующих ВС-цепей.Указанная совокупность признаков позволяет повысить помехоустойчивость триг. герногоустройстваза счетуменьшения тока перемагничивания сердечников элементов памяти и, как следствие, увеличения времени их перемагничивания, а также за счет того, что заряд на конденсаторах ВС-цепей позволяет сохранить состояние ВС-триггера во время действия помехи,На чертеже приведена схема триггерного устройства,Три г ге рное устройство содержит ВС- триггер 1, первый 2 и второй 3 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый 4 и второй 5 трехвходовые элементы ИЛ.И-НЕ, первый 6 и второй 7 элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса и обмоткой, первый 8 и второй 9 р-п-р-транзисторы, первый 10, второй 11, третий 12 и четвертый 13 резисторы и входную шину 14. Первые входы первого 2 и второго 3 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми входами элементов ИЛИ-НЕ 4 и 5 и с входной шиной 14, а вторые входы - соответственно с прямым и инверсным выходами ВЯ-триггера 1. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 соединен с вторым входом элемента ИЛИ-НЕ 4, с эмиттером транзистора 8 и через обмотку элемента 6 памяти с базой транзистора 8, которая через резистор 10 соединена с выходом элемента ИЛИ-НЕ 4, Выходэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 соединен с вторым входом элемента ИЛИ-НЕ 5. с эмиттером транзистора 9 и через обмотку элемента 7 памяти с базой транзистора 9, которая через резистор 11 соединена с выходом элемента ИЛИ-НЕ 5, Коллектор транзистора 8 соединен с Я-входом ВЯ-триггера 1, с третьим входом элемента ИЛИ-НЕ 5 и через резистор 12 с общей шиной. Коллектор транзистора 9 соединен с В-входом ВЯ- триггера 1, с третьим входом элемента ИЛИ-НЕ 4 и через резистор 13 с общей шиной, ВЯ-триггер 1 содержит первый 15 и второй 16 элементы ИЛИ-НЕ и первую 17 и вторую 18 интегрирующие ВС-цепи. Выход элемента ИЛИ-НЕ 15 через интегрирующую ЙС-цепь 17 соединен с инверсным выходом ВЯ-триггера 1 и с первым входом элемента ИЛИ-НЕ 16, выход которого через интегрирующую ВС-цепь 18 соединен с прямым выходом ВЯ-триггера 1 и с первым входом элемента ИЛИ-НЕ 15, Вторые входы элементов ИЛИ 5 10 15 20 25 30 35 40 45 НЕ 15 и 16 являются соответственно Я- и В-входами ВЯ-триггера 1,Триггерное устройство работает следующим образом.В режиме хранения информации на входной шине 14 присутствует уровень логической "1", при этом на выходах элементов ИЛИ-НЕ 4 и 5 уровень логического "О". Транзисторы 8,9 закрыты и входы установки Я и сброса В ВЯ-триггера 1 через резисторы 12 и 13 соединены с общей шиной. Предположим, что ВЯ-триггер находится в нулевом состоянии, при этом на выходе элемента ИЛИ-НЕ 15 и на выходе интегрирующей ВС- цепи 17 уровень логической "1", а на выходах элемента ИЛИ-НЕ 16 и интегрирующей ВС-цепи 18 уровень логического "О", Через обмотку сердечника элемента 6 памяти и резистор 10 протекает ток с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 на выход элемента ИЛИ-НЕ 4. Через обмотку сердечника элемента 7 памяти ток не протекает,По переднему фронту импульса отрицательной полярности (относительно напряжения питания) на входной шине 14 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 появляется уровень логической "1", а на выходе элемента ИЛИ-НЕ 5 сохраняется уровень логического "0", Через обмотку сердечника элемента 7 памяти и резистор 11 начинает протекать ток с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 на выход элемента ИЛИ-НЕ 5. При этом открывается транзистор 9 и в зависимости от состояния сердечника элемента 7 памяти на входе сброса ВЯ-триггера 1 формируется импульс помехи за счет непрямоугольности петли гистерезиса сердечника элемента 7 памяти или полезный импульс за счет перемагничивания сердечника элемента 7 памяти в противоположное состояние, В обоих случаях происходит подтверждение нулевого состояния ВЯ-триггера 1. По окончании импульса положительной полярности (относительно нулевой шины) на входе сброса ВЯ-триггера 1 на выходе элемента ИЛИ-НЕ 4 появляется уровень логической "1", Через обмотку сердечника элемента 6 памяти и резистор 10 ток протекает с выхода элемента ИЛИ-НЕ 4 на выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2, Сердечник элемента 6 памяти перемагничивается в противоположное состояние, транзистор 8 закрыт и ВЯ-триггер 1 сохраняет свое состояние, По окончании импульса на входной шине 14 появляется уровень логической "1" и протекание тока через обмотку сердечника элемента 7 памяти прекращается, На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 появляется уровень логической "1" и сердечник элемента 6памяти начинает перемагничиваться в противоположном направлении, При этом открывается транзистор 8 и на установочном входе ВЯ-триггера 1 появляется уровень логической "1", а на выходе элемента ИЛИ-НЕ 15 - уровень логического "О". После разряда конденсатора интегрирующей ВС-цепи 17 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 появляется уровень логической "1", через обмотку сердечника элемента 7 памяти начинает протекать ток, при этом состояние этого сердечника не изменяется. На выходе элемента ИЛИ-НЕ 16 появляется уровень логической "1" и после заряда конденсатора интегрирующей ВС-цепи 18 на втором входе элемента ИЛИ-НЕ 15 появляется уровень логической "1", а на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 - уровень логического "0". Протекание тока через обмотку сердечника элемента 6 памяти прекращается, при этом состояние этого сердечника сохраняется, на этом цикл переключения триггерного устройства в единичное состояние заканчивается.Переключение триггерного устройства в нулевое состояние происходит следующим образом. По переднему фронту импульса на входной шине 14 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 появляется уровень логической "1", а на выходе элемента ИЛИ-НЕ 4 сохраняется уровень логического "0", Через обмотку сердечника элемента 6 памяти начинает протекать ток и этот сердечник перемагничивается в противоположное состояние. При этом открывается транзистор 8 и уровень логической "1" по установочному входу ВЯ-триггера 1 подтверждает единичное состояние последнего. После перемагничивания сердечника элемента 6 памяти закрывается транзистор 8 и на всех входах элемента ИЛИ-Н Е 5 будут уровни логического "0", а на его выходе - уровень логической "1". Сердечник элемента 7 памяти перемагничивается в противоположное состояние, транзистор 9 закрыт. По окончании импульса на входной шине 14 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 и элементов ИЛИ-НЕ 4.5 устанавливается уровень логического "0", а на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 - уровень логической "1". Сердечник элемента 7 памяти начинает перемагничиваться, открывается транзистор 9 и на входе сброса ВЗ-триггера 1 формируется импульс положительной полярности. После перезарядаконденсаторов интегрирующих ВС-цепей 17 и 18 цикл переключения триггерного устройства завершается.Следующий импульс на входной шине 14 переключает триггерное устройство в единичное состояние,Информация о состоянии триггерного устройства может сниматься с выходов интегрирующих ВС-цепей 17 и 18. Постоя нн ые времени ВС-цепей выбираются исходя из следующих условий. Первое - постоянная времени каждой ВС-цепи должна быть бол ьше длительности паразитного импульса, формируемого за счет непрямоугольности 5 10 петли гистерезиса сердечника элемента памяти. Второе - постоянная времени должнабыть существенно меньше времени перемагничивания сердечников элементов памяти,20 Таким образом, помехоустойчивость устройства по входной шине 14 обеспечивае 1- ся за счет хранения информации о состоянии триггерного устройства на магнитных сердечниках с прямоугольной петлей гистерезиса и инерционности их ройства происходит последовательное перемагничивание сердечников элементов 30 памяти, а затем последовательный перезаряд конденсаторов интегрирующих ВС-цепей. Помехоустойчивость триггерного устройства увеличивается также за счет увеличения времени перемагничивания сер 35 40 дечников,После перерыва в питании нерегламентированной длительности происходит восстановление состояния триггерного устройства за счет открывания одного из транзисторов и формирования импульса по соответствующему входу ВЗ-триггера,Изготовлен и испытан лабораторный макет, триггерного устройства выполненный на микросхемах 564 серии, Элементы памяти выполнены на базе сердечников из сплава 77 НМД (типоразмер М 2,5-3/2,5-45). Макет испытан в диапазоне температур от минус 50 до плюс 60 С. Проведенные испытания показали осуществимость заявляемо 50 55 го устройства и подтвердили егопрактическую ценность.(56) 1, Авторское свидетельство СССРВ 970650, кл, Н 03 К 3/286, 1981,2, Авторское свидетельство СССРМ 813709, кл. Н 03 К 3/286, 1979,перемагничивания из одного состояния в. другое. При переключении триггерного уст10 2004063 Формула изобретения Составитель Л.ЕгоровТехред М.Моргентал Корректор Е. Папп Редактор Тираж Подписное НПО "Поиск" Роспатента113035, Москва, Ж, Раушская наб., 4/5 Заказ 3327 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 ТРИГГЕРНОЕ УСТРОЙСТВО, содержащее триггер, первый и второй логические элементы, первые входы которых подключены к входной шине, четыре резистора, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, первые выводы обмоток которых соединены с одними из выводов соответственно третьего и четвертого резисторов, отличающееся тем, что в него введены первый и второй р-и-р-транзисторы и первый и второй трехвходовые элементы ИЛИ - НЕ, выходы которых соединены с другими выводами соответственно третьего и четвертого резисторов, первые входы соединены с входной шиной, вторые входы - с коллекторами соответственно второго и первого р-п-р-транзисторов, с входом сброса и установки соответственно триггера и через соответственно первый и второй резисторы - с общей шиной, а третьи входы - с выходами соответственно первого и второго логических элементов, эмиттерами соответственно первого и второго р-и-р-транзисторов и вторыми выводами обмоток соответственно первого и второго элементов памяти, первые выводы которых соединены с базами соответственно первого и второго р-п-р-транзисторов, вторые входы первого и второго логических элементов соединены соответственно с прямым и инверсным выходами триггера, первый и второй логические элементы выполнены в виде элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а триггер - в виде ВЗ-триггера на первом и втором двухвходовых элементах ИЛИ - НЕ и первой и второй интегрирующих ЯС-цепях, выходы которых являются соответственно прямым и инверсным выходами триггера и соединены с первыми входами соответственно первого и второго двухвходовых элементов ИЛИНЕ, вторые входы которых являются соответственно входами установки и сброса триггера, а выходы соединены с входами 25соответственно второй и первой интегрирующих ЙС-цепей.