Элемент памяти

(55 С ГОсудАРстВенный кОмитетПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ агурин И,И, Микио и связь, 1982,ство СССР 4, 1967. я к электроннои астности к тригментам для уст(21) 4700081/24(57) Изобретение относивычислительной техникегерным запоминающим ройств памяти ЭВМ. Целью изобретения является повышение надежности элемента памяти. Поставленная цель достигается за счет того, что вторые выводы первого и второго резисторов соединены с коллекторами первого и второго транзисторов соответственно, первые эмиттеры которых соединены с вторым выводом первичной и первым выводом вторичной обмоток трансформатора, а вторые эмиттеры подключены к первой и второй разрядным шинам соответственно, второй вывод вторичной обмотки трансформатора соединен с первым выводом первичной обмотки трансформатора. 1 ил.167258 Составитель С.КоролевТехред М,Моргепал Корректор С Черни Редактор А.Вер Заказ 2844 Тираж 325 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 Изобретение относится к злектрочной вычислительной технике, в частности к триггерным апоминающим элементам для устройств памяти ЭВМ,Целью изобретения является повышение надежности элемента памяти.На чертеже изображена принципиальная схема элемента памяти,Он содержит первый резистор 1, второй резистор 2, первый транзистор 3, второй транзистор 4, первую разрядную шину 5, вторую разрядную шину б, адресную шину 7, трансформатор 8,Элемент памяти работает следующим образом,Данный элемент может находиться в следующйх режимах; хранение информации при включенном питании; выбранное состояние (и считывание); запись; хранение информации при отключенном питании.В режиме хранения информации при включенном питании происходит запись информации в трансформатор 8 на ферритовую пластину. В этом режиме, если в триггер записан "0", эмиттерный ток открытого транзистора 3 замыкается на землю через шину 7. Этот ток, протекая по проводнику, который соединяет первый эмиттер открытого транзистора 3 с шиной 7, создает вокруг этого проводника электрическое поле, напряженность которого должна быть равна или превышать напряженность поля насыщения ферритовой пластинки трансформатора 8 и намагничивать ее до насыщенного состояния. Если в триггере информация после записи изменится, то откроется транзистор 4 и за счет того, что проводники, соединяющие первые эмиттеры и шину 7, подключены встречно, ток транзистора 4, протекая через вторичную обмотку трансформатора 8, будет иметь противоположное направление по отношению к току первого транзистора 3, соответственно электрическое поле, созданное им, будет противоположно полю первого транзистора 1, и трансформатор 8 перемагнитится в противоположное насыщенное состояниее.При отключении питания информация о 5 состоянии триггера будет храниться в трансформаторе 8. В момент подключения питания на обмотке трансформатора 8 действует ЭДС индукции, вызванная остаточной намагниченностью пластины. В обмотке, в ко торой магнитное поле противоположнонаправлено магнитному полю ферритовой пластины, ЭДС индукции, наводимая в нем, будет отрицательной; в другой обмотке магнитное поле будет сонаправлено с магнит ным полем ферритовой пластины и ЭДСиндукции, наводимая в ней, будет положительной, При равных других параметрах триггера первым откроется тот транзистор 3 или 4, у которого будет больше ток базы, 20 т, е для которого ЭДС индукции положительна. Формула изобретения Элемент памяти, содержащий два 25 транзистора, два резистора, трансформатор,первый вывод первичной обмотки которого подключен к адресной шине элемента памяти, к шине питания которого подключены первые выводы первого и второго резисто ров, вторые выводы которых соединены сбазами второго и первого транзисторов соответственно, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности элемента памяти, вторые выводы первого и второго 35 резисторов соединены с коллекторами первого и второго транзисторов соответственно, первые эмиттеры которых соединены с вторым выводом первичной и первым выводом вторичной обмоток трансформатора 40 соответственно, а вторые эмиттеры подключены к первой и второй разрядным шинам элемента памяти соответственно, второй вывод вторичной обмотки трансформатора соединен с первым выводом первичной об мотки трансформатора,