Устройство для преобразования видеосигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУбЛИК 119) 111)151)5 Н 04 й 5/33 ГОСУДАРСТВЕННОЕ ПВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) НТНО ИЯО ЕЛЬСТВ(71) Львовский политехнический институт им.Ленинского комсомола(56) Авторское свидетельство СССР . . М 1458977, кл. 5 Н 04 й 5/33, 1986. (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ВИДЕОСИГНАЛА(57) Использование: техника телевидения, системы неразрушающего контроля, выполненных, в частности, на базе пировидикона. 7,К АВТОРСКОМУ СВ Е ИЗОБРЕ Сущность изобретения: устройство содержит аналого-цифровой преобразователь 1, два коммутатора 2 и 3, блок памяти 4, арифметический блок 5, блок синхронизации 6, блок задания режимов 7 и два элемента ИЛИ 8 и 9, Видеосигнал преобразуется в дискретный код, запоминается в блоке памяти на время длительности кадра и вычитается из следующего кадра. При записи стоп-кадра в блок памяти вначале заносится первый кадр; затем результат вычитания, который хранится параллельно с запись)о - считывания текущей информации. 1-2-4-5- 3,5 - 3, 7-6 - 4, 7-2, 1 - 5, 7-8, 7-9, 6-7, 6-1, 6-8-1, 6-9-4-3, 5-2. 1 з.п.ф-лы, 2 ил.Изобретение относится к технике телевидения и может быть использовано в системах неразрушающего контроля,выполненных, в частности, на базе пировиди кона;5Ближайшим к заявляемому устройству :по своей технической сущности является устройствсодержащее аналого-цифровойпреобразователь АЦП) арифметика-логический блок,погйфбменно выполняющий функции вычитателя и входного коммутатора,выходной коммутатор и блок памяти, содер-жащий в себе узел синхронизации, В зависимости от того, какой кадр поступает насигнальный вход устройства, в блок памяти 15поочередно заносится текущий либо результатирующий кадры, а считываются, со. ответственно, результатирующий либо предыдущий кадры, Выходной коммутаторвыдает результатирующий кадр, с блоков, .20соответственно, памяти либо арифметикологического.Несмотря на наличие в устройстве избыточного объема памяти, связанного со . схемной организацией его динамических 25узлов памяти, в устройстве отсутствуютсредства хранения стоп-кадра (исходноголибо эталонного) параллельно с обработкой текущего видеосигнала, что необходимо дляоперативного контроля процесса измене- .30ния теплового изображения, Кроме того, работа осуществляется только в режим 6 обтюрации, в то время, как видеосигнал мо-.жет поступать и в режиме панорамирования,: 35Целью изобретения является расширение функциональных возможностей устройства путем обеспечения преобразованиясигнала в режиме хранения стоп-кадра.Поставленная цель достигается тем, что 40в устройство для преобразования видеосигнала, содержащее последовательно соединенные АЦП, 2 входа которого соответственно сигнальный и управляющий входы устройства, арифметический блок и 45первый коммутатор, второй вход которого-соединен со вторым входом арифметического блока и выходом блока памяти, синхровход которого соединен с первым выходом блока синхронизации, а выход первого коммутатора - сигнальный выход уст- ройства, введены второй коммутатор, первый сигнальный вход которого соединен с выходом АЦП, а выход - с ийформациой-"ным входом блока памяти, блок задания ре жимов, первые 4 входа которого -соответственно первый управляющий вход, входц записи и чтения, второй управляющий вход устройства, а первый выход соединен с управляющим входом второго коммутатора, и 2 элемента ИЛИ, первые входы которых соединены со вторым выходом блока задания режимов, третий выходкоторого соединен с входом блока синхронизации, второй и третий выходы которогосоединены соответственно с тактовым входом АЦП и синхровходом блока задания режимов, четвертый выход которого соединенс управляющим входом первого коммутатора, первый вход которого соединен со вторым сигнальным входом второго коммутатора, прйчем вторые входы элементов ИЛИ соединены с четвертым и пятым выходами блока синхронизации, а выходы - с первыми вторым входами записи блока памяти,Блок задания режимов содержит 4 триггера, элемент ИЛИ и 3 элемента И, выходы которых - .первый, второй и четвертый выходы блока, Я-вход первого триггера - второй вход блока, соединенный с первым входом элемента ИЛИ, второй вход которого - третий вход блока, а выход соединен с О-входом четвертого триггера, С-вход которогосоединен с С-входом третьего триггера и является синхровходом блока, О-входтретьего триггера - первый вход блока, а прямой выход соединен с С-входом второго триггера, О-вход которого соединен с выходом первого; В-вход которого соединен с первым входом второго элемента И и инверсным выходом второго триггера, прямой выход которого соединен с первым входом первого элемента И, второй вход которого соединен с инверсным выходом третьего триггера, а третий - четвертый вход блока и соединен с первым входом третьего элемента И, второй вход которого соединен с инверсным выходом четвертого триггера, прямой выход которого - третий выход блока, соединенный со вторым входом второго элемента ИС учетом того, что устройства для цифровой обработки видеосигнала пирикона отечественной промышленностью серийно не выпускаются, а известные решения не обеспечивают возможности хранения стопкадра параллельно с обработкой текущего кадра без существенного усложнения устройства за счет увеличения конструктивного объема его блока памяти, а также не предусматривают переадресацию обрабатываемой информации в режиме "считывание-модификация-запись", новая совокупность йзвестных элементов позволяет расширить функциональные возможности оперативного контроля процесса изменения изображения и работы в режимах как обтюрации, так и панорамирования, Это достигается за счет введения таких новых существенных признаков, как второй коммутатор, блок задания режимов, 2 элемента ИЛИ и связей,отражающих новую организацию взаимодействия между элементами устройства.Новая совокупность известных элементовпозволяет задействовать весь имеющийся 5объем памяти устройства и тем самым осуществлять хранение стоп-кадра параллельно с обработкой текущего кадра беэсущественного усложнения устройства засчет увеличения конструктивного объема 10его памяти.Нэ фиг,1 представлена функциональнаясхема предлагаемого устройства; на фиг,2 -функциональная схема блока задания режимов. 15Устройство содержит (фиг.1) АЦП 1,арифметический блок 2, первый коммутатор3, блоки 4 памяти и 5 синхронизации, второй коммутатор 6, блок 7 задания режимов,первый 8 и второй 9 элементы ИЛИ, сигнэльный вход 10, первый 11 и второй 12управляющие входы, сигнальный выход 13,входы записи 14 и считывания 15,Выход АЦП 1 подключенк первым сигнальным входам арифметического блока 2 и 25второго коммутатора 6, сигнальный вход - к. сигнальному входу 10 устройства, управляющий вход - к первому управляющему входу 11 устройства и первому входу блока 7задания режимов, д тактирующий - ко второму выходу блока 5 синхронизации, Второй вход арифметического блока 2соединен со вторым сигнальным входомпервого коммутатора 3 и выходом блока 4памяти, выход - со вторым"сигнальным входом коммутатора 6 и первым сигнальнымвходом коммутатора 3, управляющий входкоторого подключен -к четвертому выходу7,4 блока 7, а выход- к сигнальному выходу13 устройства. Информационный вход блока 4 памяти соединен с выходом коммутатора 6, входы записи - с выходами первого 8и второго 9 элементов ИЛИ, а синхровход -с первым выходом блока 5, третий выходкоторого подключен к синхровходу блока 7, 45четвертый и пятый - соответственно ко вторым входам элементов ИЛИ 8, 9, а вход - квыходу 7.3 блока 7, выход 7,1 ксторого соединен с управляющим входом коммутатора6, выход 7.2 - с первыми входами элементов 508, 9, а второй - четвертый входы - со входа. ми устройства, соответственно, записи 14,. считывания 15 и вторым управляющим 12.На вход 10 устройства поступает видеосигнал тепловизйонной камеры ВС позитивного или негативного кадра, которыйидентифицируется сигналом состояния обтюратора камеры ОБТ на входе 11. На входы. 12, 14,.15 поступают задаваемые оператором сигналы задания режимов, соответст-венно, вычитания СМ, записи ЗП и чтенияЧТ стоп-кадра.Арифметический блок 2 содержит последовательно соединенные двойчный сумматор с обратной связью по цепи перекосаи сумматоры по модулю 2. Блок осуществляет вычисление абсолютного значения разницц позитивного и негативного кадров,Блок 4 памяти содержит группы, по числу его информационных разрядов, состоящие из двух узлов памяти, Входы адресациии выборки блока составляют его синхровход. Сигналы выборки и записи ка узлы памяти поступают раздельно."Блок 7 задания режимов содержит(фиг,2) 4 триггера 16-19, элементы ИЛИ 20и И 21 - 23. С выхода 7.1 блока поступаетсигнал управлейия комйутаторбм 6, с выхода 7.2 - сигнал блокировки записи в память,с 7.3 - сигнал адресации памяти, с 7.4 -управление коммутатором 3, На синхровходблока поступает сигйал конца кадра КК.Реализованный вариант предлагаемогоустройства предназначен дпя формирования из видеосигнала пировидикона иэображения размерностью 256 х 256 х 8 бит, АЦП1 выполнен на основе Мйкросхемы "1107 ПВ 2, выдающей информацию, в зависимости от сигнала на ее упрэвляющемвхбде, в прямом или обратном коде, В блоке 2двоичный сумматор выполнен наК 555 ИМ 6,сумматоры по модулю 2 - на К 531 ЛП 5. Вблоке 4 узлы памяти выполнены на микро-схемахдинамической памяти К 565 РУ 5, которые организованы как матрицы 128 х 512бит. Прочие блоки и элементы устройствавыполнены на основе сеРии К 555,Устройство работает следующим образом,Блрк 5 синхронизации задает разверткувидеосигнала. На синхровход АЦЦ 1 он выдает сигналы дискретизации периодом 150нс. В блок 4 памяти поступают. ка сикхров- -ход - сигналы адресации. и выборки, ка входы записи - сигналы записи через элементыИЛИ 8, 9. Сигналы выборки и записи поступают на входы второго узла памяти сзадержкой относительно соответствующихсигналов на входах первого узла. равнойвремени выборки узла памяти. Этим достигается сокращение суммарного времени выборки блока 4 памяти вдвое. Во времястрочного и кадрового гашения выдача сигналов записи в блоке 5 блокируется. Йа синхровход блока 7 выдается сигнал концакадра КК,В режиме обтюрации и считывания -записи уровень сигналов на входах устройства СМ-"1", ЗП и ЧТ-"0". Соответственно нэвыходах 7,2, 7;3 устэковлен "0", на 7,4 - "1".1790043 15 25 30 35 40 45 50 55 Коммутатор 6 подключает к информационному входу блока 4 памяти выход. АЦП 1, коммутатор 3 подключает к выходу 13 выход арифметического блока 2.АЦП 1 выдает байт элемента раэложения иэображения (ПЭЛ) при уровне "1" сигнала ОБТ - в прямомкоде, при "0" - в обратном. Считывание иэ блока 4 ПЭЛ предыдущего кадра и поступающие с АЦП 1 ПЭЛ текущего кадра взаимовцчитаются в ариф метическом блоке 2. Результатирующий кадр поступает на выход 13.При записи стоп-кадра в режиме обтюрации ЗП устанавливается в "1", На информационный вход триггера 18 блока 7 поступает сигнал ОБТ, изменяющий свое состояние синхронно кадровой развертке и тактируемый сигналами КК. По установке триггера 18 триггеры 16, 17 формируют ймпульс, длительность которого равна дли-.20 тельности прохождения двух кадров развертки. Во время грохождения первого из этих двух кадров элемент И 21 удерживает на выходе 7,1 "0", и в блок 4 заносится с АЦП 1 ПЭЛ первого кадра, При прохождении второго кадра на выходе 7;1 формируется "1" и коммутатор 6 подключен к информационному входу блока 2 - в память заносится результирующий кадр, На время прохождения этих двух кадров импульсом с инверсного выхода триггера 17 выход элемента И 22 удерживается в состоянии "0"; Кроме того, ЗП через элемент ИЛ И 20 посту пает на триггер 19, который по КК устанав"ливается в "1", при этом выход элемента И 23 устанавливается в "0". Сигнал адресации уровня "1" с выхода 7,3 через блок 5 синхронизации поступает на адресацию блока 4 памяти, Уровень "0" свыхода 7,1 поступает на коммутатор 3, который подключает к выходу 13 выход блока 4, с 7.2 - на элементы ИЛИ 8, 9, разрешая тем самым прохождение сигналов записи на блок 4. После прохождейия указанных двух кадрОв на выходе элемента И 22 устанавливается "1", что блокирует прохождение сигналов записи через элементы ИЛИ 8,9 навсеоставшееся время формула изобретения 1. Устройство для преобразования видеЬсигнала, содержащее последовательно соединеннйе аналого-цифровой преобразователь (АЦП), два входа которого являются соответственно Сигнальным входом и управляющим входом устройства, арифметический блок и первый коммутатор, второй вход которого соедийен с вторым входом присутствия ЗП. Это необходимо для контроля результатов записи. По сбросу ЗП устройство из режима считывания вновь переходит к режиму считывания - записи. При этом текущий кадр заносится в блок 4 памяти по адресам со значением их старшего разряда, задаваемым блоком 7, АЙ 8=0, а стоп-кадр сохраняется по адресам с АВ 8-1.Для последующего чтения записанного стоп-кадра ЧТ устанавливается в "1", после чего по КК в "1" устанавливается триггер 19 и сигналы блокировки записи и адресации а выход 7,4 устанавливается в "0", Запись новой информации в блок 4 блокируется, а на выход 13 поступает информация, запомненная по адресам с АР 8=1 блока 4В режиме панорамирования СМ устанавливается в "0", а ОБТ - в "1". Соответственно, в "О" устанавливаются выходы 7,1, 7.4, Блок 2 отключается от входа блока 5 и выхода 13 на все время работы в этом режиме. В остальном работа происходит аналогично. Считывание-запись производится по адресам сАВ 8=0, и на выход 13 информация поступает с блока 4. В режиме записи стопкадр запоминается по адресам с АВ 8=1, после чего запись блокируется и записанный кадр считывается в течвние всего времени присутствия ЗП. По СЧ запись блокируется синхронно КК и ведется считывание по адресам с АВ 8=1.Таким образом. осуществляется задержка выдеосигнала пирикона йа один кадр, вычисление результирующего кадра и параллельное хранение стоп-кадра, представляющего собой разницу двух кадров в режиме обтюрации или собственно кадр,в режиме панорамирования.При этом хранение стоп-кадра параллельно с текущим осуществляется в одном блоке памяти, в то время как в устройстве- прототипе для этого требуются дополнительные блоки памяти и синхронизации, кроме того, имеется возможность работы устройства в режиме панорамирования, чем и расширяются функциональные возможности устройства. арифметического блока и выходом блока памяти, синхровход которого соединен с первым выходом блока синхронизации, а выход первого коммутатора является сигнальным выходом устройства, о т л и ч а 1 о щ е е с я тем, что, с целью расширения функциональных воэможностей путем обеспечения преобразования сигнала в режиме хранения стоп-кадра, введены второй коммутатор, 1790043 10первый сигнальный вход которого соединенс выходом АЦП, а выход - с информационным входом блока памяти, блок задания режимов, первые четыре входа которогоявляются соответственно первым управляющим входом, входом записи, входом считывания и вторым управляющим входомустройства, а первый выход соединен с управляющим входом второго коммутатора,блок синхронизации, вход которого соеди. нен с вторым выходом блока задания режима, а первые три выхода - соответственно ссинхровходами блока, задания режима, АЦПи блока памяти, и два элемента ИЛИ, первые входы которых соединены с вторым выходом блока задания режимов, третийвыход которого соединен с входом блокасинхррнйэации; второй и третий выходы которого.соединены соответственно с тактовым входом АЦП и синхровходом блока 20задания режимов, четвертый выход которогб соединен с управляющим входом первогокоммутатора, первый вход которого соединен с вторым сигнальным входом второгокоммутатора, при этом вторые входы первого и второго элементов ИЛИ соединены соответственно с четвертым и пятым выходамиблока синхронизации, а выходы - с первым ивторым управляЮщими входами блока памяти,второй управляющий вход которого соединен с 30выходом первого элемента ИЛИ,2, Устройство по п,1. о т л и ч а ю щ е ес я тем, что блок задания режимов содержит четыре триггера. элемент ИЛИ и три элемента И, выходы которых являются соответственно первым, вторым и четвертым выходами блока задания режимов, при этом Я-вход первого триггера является вторым входом блока и соединен с первым входом элемента ИЛИ, второй вход которого является третьим входом блока, а выход - с О- входом четвертого триггера, С-вход которого соединен с С-входом третьего триггера и является синхровходом блока, первый вход которого соединен с О-входом третьего триггера, прямой выход которого соединен с С-входом второго триггера, О- вход которого соединен с выходом первого триггера, Й-вход которого соединен с первым входом второго элемента И и инверсным выходом второго триггера, прямой выход которого соединен с первым входом первого элемента И, второй вход которого соединен с инверсным выходом третьего триггера, а третий вход является четвертым входом блока и соединен с первым входом третьего элемента И. второй вход которого соединен с инверснымвыходомчетвертого триггера, прямой выход которого является третьим выходом блока и соединен с вторым входом второго элемента И.