Устройство для подсчета числа двоичных единиц (нулей)

)5 О 06 Г 7/5 ГОСУДАРСТВЕННОЕ ПАТЕНТНВЕДОМСТВО СССР)САНИЕ ИЗОБРЕТЕНИЯ 2 Ы (Л (Л Фиг ВТОРСКОМУ СВИДЕТЕЛЬСТ 1 (21) 482 З 245/24 (22) 04.05.90 (46) 23.12.92. Бюл, Ь 47 (71) Конструкторское бюро злектроприборостроения (72) Н,П.Мишко и Н.И.Новиков (56) Авторское свидетельство СССР М 991469, кл, 6 06 Г 11/08, 1981.Авторское свидетельство СССР В 966700, кл. 6 06 Г 11/08. 1980. (54) УСТРОЙСТВО ДЛЯ ПОДСЧЕТА ЧИСЛА ДВОИЧНЫХ ЕДИНИЦ (НУЛЕЙ) (54) Изобретение относится к автоматике и Йючислительной технике и может быть исФ пользовано в устройствах контроля при разработке БИС и СБИС, Цель изобретения - повышение быстродействия и выравнивание времени получения результатов по раЗ- ": ным модулям. Устройство для подсчет числа двоичных единиц (нулей) содержйФ трехразрядные блоки 1 предварительной обработки результата по модулям два и три, объединенные в группы блоков е) уровней, одноразрядный сумматор 3, входную информационную шину 4, входную шину 5 управления и выходную шину 6. соединенные между собой функционально. 2 ил., 1 табл, Изобретение относится к автоматике и 2 ИВИсоответственйосоединенысо вторымвйчислительной технике и может быть ис- входомуправления блоком, выходом элейользавэйо вустройствах контроля при раз- мента 2 ИЛИ-НЕ, первым входом управлеработке БИС и СБИС.. ния блоком, выходом элемента 4 ИЛИ-НЕ,Известное устройство для определения 5 .выходы элементов 2 Й и 2-2 ИИЛИ образуколичества единиц в двоичномчисле;"садер- . ют выходную шийу блока, причем, входная ,жащее дешифратор, элементы И, ИЛИ, не-: и-разрядная шина, разбитая натриады, яв-равнозначность. ляется одновременна входом устройства иНедостаткамэтагоустрайстваявляется- инвариантными входами блоков группыневозможность определения числа двоич первого уровня. выходы нечетных блоков иных единиц(нулей) по модулям два и три. первый выход четных блоков этой группыНаиболее близким к предлагаемому считая справа йалево, соединены,с аналоизобретению является устройстводля под- гичными входами блоков группы второгосчета числа двоичных единиц; содержащее уровня, выходы которых и вторые выходы .группы одно, двухразрядных последова четных блоков группы первого уровня саетельно соединенных сумматоров, элементы динены с блоками группы третьего уровня,2 И управления в каждой паре и одноразряд- аналогично объединяются выходы пар блоный сумматор последней группы, входную ков между собой до группы уровня 1 п 12, ви-разрядную шину, разбитую на триады, котором число блоков К 2, выходынешину управления и двухразрядную выход четного блока и первый выход четного блоканую шину. этой группы соединены са входами блока,Недостатками этого устройства являет- предпоследнего уровня 1 П, первый выход 1ся низкое быстродействие за счет последа-которого соединен с входом переноса одновательного включения сумматоров, разрядного сумматора, а вторые выходыкоторые, как правило, выполняются на по этого блока и четного блока группы уровняследовательно соединенных палусуммата- соединены с двумя входами операндов одрах, а также разные времена получения норазрядного сумматора, выходыкотарогарезультатов по разным модулям за счет по- являются выходами устройства, шина упследавательного включения элементов 2 И равления устройством соединена со входомуправления в каждой паре сумматоров при 30 дешифратора управления, выходы котороговычислении результата по модулю два. соединены с первыми и вторыми входами.Цель изобретения - повышение быстро- управления блоками,действия и выравнивание времени получе- На фиг. 1 представлена функцианальния результатов но разным модулям. ная схема устройства для подсчета числаПоставленная цель достигается тем, что 35 двоичных единиц (нулей); на фиг. 2 - функв устройство для подсчета числа двоичных циональная схема блока предварительнойединиц (нулей), содержащее аднаразряд-обработки результата.ный сумматор последнего уровня гп, вход-, Устройство (см. фиг. 1) содержит трехную и-разрядную шину, разбитую на разрядные блоки 1 предварительной обратриады. шину управления и выходную шину, 40 батки результата по модулям два и три,введены группы трехразрядных блоково абьединенные.в группы блоков уровней 11,предварительной обработки результатов па 2,1 п, дешифратор 2 управления, одномодулямдва и три(далее блоки) идешифра- разрядный сумматор 3 последнего уровняторуправления, причем каждый блоксодер- Ь, входную п-разрядную шину 4, входнуюжит неполный дешифратор, элементы 45 шину 5 управленияивыходнуюдвухразрядЗИЛИ,2 ИЛИ-НЕ,4 ИЛИ-НЕ,2 И,2-2 ИИЛИ, ную шину 6 устройства. Дешифратор 2 уптри инвариантных информационных входа, равления предназначен для формированиядва входа управления блоком и два выхода, сигналов управления мультиплексированипри этом информационные входы блока яв- . ем результатов по модулям два и три. Одноляются входами неполного дешифратара, 50 разрядный сумматор 3 предназначен длявходы элемента ЗИЛИ соединены с четвер- формирования конечного результата.тым, шестым и седьмым выходами неполна- В устройстве соединены и-разряднаято дешифратора. входы элемента 2 ИЛИ.-НЕ шина 4 с инвариантными информационнысоединены с первым и восьмым выходами ми входами (далее по тексту- входы) блоковнеполйого дешифратара, входы элемента 55 1 группы первого уровня, количество кото 4 ИЛИ-НЕ соединены с первым, шестым и рыхравноК=п/З,числоблоковкаждыхдвухседьмым выходами неполного дешифрато- последующих групп относительно нечетнойра, входы элемента 2 И соединены с выхо-. группы равно К = К+1К 1-1/2, где К.1 -дом элемента ЗИЛИ и вторым входом количество блоков в группе нечетного уров; управления блоком, входы элемента 2-2 И- ня, К и Кь 1 - количество блоков в двух последующих группах, все выходы нечетныблоков.и первые выходы четных блоков первой группы, считая справа налево, соединены со входами блоков второго уровнвыходы которых и вторые выходы четньблоков группы первого уровня соединенсо входами блоков 1 третьего уровня, и т.ддо группы уровня в, число блоков 1которой равно Ка= 2,.выходы нечетногблока и первый выход четного блока этогруппы соединены со входами блока 1 предпоследнего уровня Ъ, первый выход котрого соединен с входом переносодноразрядного сумматора 3, вторые выходы блока 1 уровня Ъи четного блокагруппы уровня 1-2 соединены со входамоперандов сумматора 3, выходы которогявляются выходами устройства, шина 5 упрэвления является входом дешифраторауправления, выходь 1 которого соединеныпервыми и вторыми входами управлениблоками 1 всех уровней,Трехразрядные блоки 1 (см, фиг.предварительной обработки результата имодулям двэ и три предназначены для опрделения числа единиц (нулей) втрехрэзрядных двоичных числах.Каждый блок 1 содержит преобразовтель двоичного кода в позиционный (неполный дешифратор 7), элемент ЗИЛИ 8элемент 2 ИЛИ-НЕ 9, элемент 4 ИЛИ-НЕ 1элемент 2 И 11, элемент 2-2 ИИЛИ 12.Неполный дешифратор 7 блока(см, фи2) предназначен для идентификации входных кодов и формирования их позиционныкодов, Элементы ЗИЛИ 8 и 2 ИЛИ-НЕпредназначены для формирования числдвоичных единиц (нулей) по модулю трЭлемент 10 предназначен для формировния числа двоичных единиц (нулей) по модлю два в соответсвии с таблицей состояниЭлементы 2 И 11 и 2-2 ИИЛИ 12 предназначены для мультиплексирования рзультатов по модулям двэ и три.В каждом блоке 1 соединены: информционные входы блока с входами неполногдешифратора 7, входы элемента ЗИЛИсоединены с четвертым, шестым и седьмывыходами дешифратора 7, входы элементо2 ИЛИ-НЕ 9 соединены с первым и восьмывыходами дешифратора 7, входы элемент4 ИЛИ-НЕ 10 соединены с первым, четвертым, шестым и седьмым выходами дешифратора 7, входы элемента 2 И 11 соединенс выходом элемента ЗИЛИ 8 и вторым входом Х 2 управления блоком, входы элемент2-2 ИИЛИ 12 соединены соответственнсо вторым входом Х 2 управления, выходаэлемента 2 ИЛИ-НЕ 9, первым входом Хуправления блоком и выходом элемента х 4 ИЛИ-НЕ 10, выходы. элементов 11 и 12 являются выходами блока 1.Устройство работает следующим обрая, зом, Параллельный и-разрядный код двоичх 5 ного числа поступает на входы устройства, ы причем, для подсчета числа единиц - в прямом, а для подсчета нулей - в обратном в коде. Поступая на входы устройства, двоичо ное число разбивается на триады и при пой 10 мощи блоков 1 предварительной обработкирезультата параллельно преобразуется в о-. код числа двоичных единиц по модулям два а либо три, причем принятая троичная система счисления соответствует процессу уплот 15 нения единиц в двоичном числе;и При условии подачи на входную шину 5 о управления низкого потенциала на первомвыходе дешифратора 2 управления появит ся разрешающий высокий потенциал для с 20 мультиплексирования результатов в кажя дом блоке 1 по модулю два, в противномслучае высокий потенциал появится на вто) ром выходе дешифратора 2 управления, что о будет соответствовать разрешению мультие плексирования результатов по модулю три,а так как имеющаяся схема не содеркит элементы памяти, то с каждым изменением а- входной информации наблюдается процесс"стекэния" результата "сверху вниз" с окон, 30 чательным формированием его на однорэз- О, рядном сумматоре 3.Работа блока 1 предварительной обраг, ботки результата (см. фиг, 2). При необходимости подсчета числа двоичных единиц х 35 (нулей) по модулю два на первом входе Х 1 9 управления появляется высокий потенциал, а .на втором Х 2 - низкий, для подсчета по и. модулю три состояние входов управления а- изменится на противоположное, что будет у соответствовать нужной выборке результэя. та мультиплексором, который образуютэлементы 2 И 11 и 2-2 ИИЛИ 12, форе- мировэние числа двоичных единиц (нулей) происходит при помощи а дешифрации входного числа дешифрэо тором 7 с последующей шифрацией чис ла единиц(нулей) на элементах 8 и 9 по м модулю три и на элементе 10 - по моду- в . лю два.м 50 Таким образом за счет распаралле" а ливания процесса подсчета числа двоичных единиц (нулей) по разным модулям предложенная схемаимеет боы лее высокое быстродействие, а зэ счет - 55 исключения элементов управления из а .тракта вычисления результатов имеем оравные критические цепочки при подм счете числа двоичных единиц(нулей) по 1 модулям два и три, что обеспечиваетравные времена получения результатов.Формула изобретения Устройство для подсчета числа двоичных едйниц (нулей). содержащее е линеек, первая из которыхсодержит К 1 и/3 блоков предварительной обработки результатов по модулям два и три, где и - разрядность поступаемой на входы информации, а-я линейка содержит один блок предварительной обработки результатов по модулям два и три, а в промежуточных линейках количество блоков предварительной обработки результатов ло модулям два и три составляет К 2-1 = К 2 ь 2 = К 2-з/2, где = 2, в, выходной одноразрядный сумматор линейки а, выходы которого соединены с выходом устройства, и информационных входов и вход управления, причем п информационных входов устройства соединены с инвариантными входами блоков предварительной обработки результатов по модулям два и три первой линейки устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия и выравнивания времени получения результатов по разным модулям, в него введен дешифратор управления,. а блоки предварительной обработки результатов по модулям два и три каждой предыдущей линейки произвольно соединены со свободными инвариантными входами любой из последующих линеек, оставшиеся свободные входы блоков предварительнОй обработки результатов обработки результатов по модулям два и три соединены с цепью логического нуля, первый выход линейки в, считая справа налево, соединен с входом переноса выходного одноразрядного сумматора линейки в, первый информационный вход которого соединен со вторым выходом линейки в, второй информационный вход выходного одноразрядного сумматора соединен с оставшимся свободнымвыходом одной из предыдущих линеек, причем каждый блок предварительной обработки результатов по модулям два и три содержит преобразователь двоичного кода в позиционный, первый выход которого соединен с первыми входами первого и второго элементов ИЛИ-НЕ, четвертый выход преобразователя двоичного кода в позиционный соединен с первым входом элемента ИЛИ и вторым входом второго элемента ИЛИ-НЕ, шестой выход преобразователя 10 двоичного кода в позиционный обьединен с ля двоичного кода в позиционный соединен 20 со вторым входом первого элемента КЛИН Е, выход второго элемента ИЛИ-НЕ соединен с первым входом элемента 2 И-ИЛИ, второй вход которого соединен с первым управляющим входом блока предварительной обработки результауов по модулю два и три, второй управляющий вход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента ИЛИ, выход первого элемента ИЛИ-НЕ соединен с третьим входом элемента 2 И-ИЛИ,30 четвертый вход которого соединен с первым входомэлемента И, выход элемента 2 ИИЛИ является первым выходом блока предварительной обработки результатов по модулю два и три, вторым выходом которого является выход элемента И, причем первые и вторые управляющие входы всех блоков предварительной обработки результатов по модулю два и три соединены соответственно с первым и вторым выходами дешифратора управления, вход которого соединен с управляющим входом устройства,35 40 вторым входом элемента ИЛИ и третьим входом второго элемента ИЛИ-НЕ, седьмой 15 выход преобразователя двоичного кода впозиционный соединен с третьим входом элемента ИЛИ и четвертым входом элемента ИЛИ-НЕ, восьмой выход преобразовате1783515Составитель В.Гусев едактор В.Мельникова Техред М.Моргентал Корректор О.Густи, аказ 4516 Тираж. Подписное ВНИИПИ Государственного комитета по изобретениям и открйтиям при ГКНТ СССР113035, Москва, Ж, Раущская наб., 4(5роиэводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101