Устройство для сложения четырех чисел в последовательном коде

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 1783516 А 06 Р 75 САНИЕ ИЗОБРЕТЕНИ К АВТО ешко, ареви тирование элем сшая школа, 19 е средства и систеис.2,СЛОЖЕНИЯ ЧЕТЫОВАТЕЛЬНОМ КОГОСУДАРСТВЕННОЕ ПАТЕНТНО ВЕДОМСТВО СССРф (ГОСПАТЕНТ СССР) МУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯРЕХ ЧИСЕЛ В ПОСЛЕДДЕ(57) Изобретение относится к вычислительной технике и предназначено для построения арифметическо-логических устройств высокопроизводительных ЭВМ и спецпроцессоров. Цель изобретения - упрощение устройства, Устройство для сложения четырех чисел в последовательном коде содержит три полных одноразрядных двоичных сумматоров 1, 2. 3, два триггера 4, 5, четыре информационных входа 6, 7, 8, 9, вход 10 синхронизации, вход 11 синхронизации и выход 12, соединенные между собой функционально. 1 ил.На чертеже представлена схема предлагаемого устройства для сложения четырех чисел в последовательном коде.Устройство содержит двоичные сумматоры 1, 2 и 3, триггеры 4 и 5, информационные входы 6, 7,8 и 9, вход 10 синхронизации, вход 11 начальной установки, выход 12. Кроме того на чертеже показаны не входящие в состав предлагаемого устройства, но обеспечивающие его работу сдвигающие и-разИзобретение относится к вычислительной технике и предназначено для построения арифметико-логических устройстввысокопроизводительных ЭВМ и спецпроцессоров,Известен сумматор последовательногодействия, содержащий комбинационныйодноразрядный двоичный сумматор и триг гер для запоминания переноса(1).Недостатком сумматора являются низкие фрикционные возможности, посколькуон не обеспечивает одновременное сложение трех и более операндов.Наиболее близким по функциональнымвоэможностям и конструкции техническимрешением к предлагаемому является устройство для сложения И чисел, представленных в последовательном коде, котороесодержит дерево одноразрядных двоичныхсумматоров с триггерами для запоминанияпереносов (2).Недостатком известного устройства является. высокая конструктивная сложность,Цель изобретения - упрощение устройства,Поставленная цель достигается тем, чтов устройстве для сложения четырех чисел впоследовательном коде, содержащем дватриггера и три одноразрядных двоичныхсумматора, 1-й ( = 1, 2),.вход первого изкоторых соединен с 1-м информационнымвходом устройства, третий информационный вход которого соединен с первым входом второго одноразрядного сумматора,второй вход которого соединен с выходомпервого триггера, вход синхронизации которого соединен с входом синхронизациивторого триггера и входом синхронизацииустройства, вход начальной установки которого соединен с входом обнуления первоготриггера и входом обнуления второго триггера, выход которого соединен с первымвходом третьего одноразрядного двоичногосумматора, выход переноса которого соединен с информационным входом второготриггера, четвертый информационный входустройства соединен с третьим входом первого одноразрядного двоичного сумматора,выход суммы которого соединен с третьимвходом второго одноразрядного двоичногосумматора, выход переноса соединен совторым входом третьего одноразрядногодвоичного сумматора, выход суммы которого соединен с информационным входомпервого триггера, а третий вход соединен свыходом переноса второго однораЗрядногодвоичного сумматора, выход суммы которого соединен с выходом устройства,5 10 рядные регистры 13, 14, 15 и 16 для хранения и-разрядных операндов, участвующие в сложении и сдвигающий п+2)-разрядный регистр результата,Информационные входы устройства 7, 8 и 9 соединены с входами сумматора 1, Информационный вход 6 соединен с .первым входом сумматора 2, вход переноса которого соединен с выходом первого триггера 4, второй вход сумматора 2 соединен с выхо 20 дом суммы сумматора 1. Выход триггера 5 соединен с первым входом сумматора 3, второй вход которого соединен с выходом переноса первого сумматора 1, вход переноса сумматора 3 соединен с выходом переноса сумматора 2, выход суммы которого соединен с выходом 12 устройства. Выходы суммы и переноса сумматора 3 соединены соответственно с информационными входами первого и второго триггеров 4, 5. Вход 10 30 триггеры 4 и 5. К этому времени регистры 13,14, 15 и 16 загружены двоичными и-разрядными числами Х, Х 2, Хзи Хдсоответственно, которые участвуют в сложении. Причем в первых разрядах хранятся старшие разряды, в и-х младшие разряды операндов Х Х. Затем на вход 10 синхронизации подает ся серия иэ (и+2) тактовых импульсов, позаднему фронту которых осуществляется синхронный сдвиг информации в регистрах 13-17. После окончания (и+2)-го импульса в регистре 17 оказывается результат Я = Х 1 + 55 Х 2 + Хз+ Х 4.Формула изобретения Устройство для сложения четырех чиселв последовательном коде, содержащее первый и второй триггеры и первый, второй и третий полные одноразрядные двоичные синхронизации устройства соединен с синхровходами триггеров 4 и 5. Вход 11 начальной установки устройства соединен с входами обнуления триггеров 4 и 5.35 В заявляемом устройстве для храненияпереносов используются синхронные двухступенчатые триггеры с входом обнуления, например О- и 1 К-триггеры.Устройство для сложения четырех чисел 40 в последовательном коде работает следуют щим образом. На вход 11 начальной установки подается импульс, обнуляющий1783516 Составитель 8.ГусевТехред М.Моргентал Корректор Н.Бучек Редактор Заказ 4516 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 сумматоры, причем первый и второй входы полного одноразрядного двоичного сумматора соединены соответственно с первым и вторым информационными входами устройства, третий информационный вход которого соединен с первым входом второго полного одноразрядного двоичного сумматора, вход переноса которого соединен с прямым выходом первого триггера, вход синхронизации которого соединен с входом синхронизации второго триггера и входом синхронизации устройства, вход начальной установки которого соединен с входами установки в "0" первого и второго триггеров, прямой выход второго триггера соединен с первым входом третьего полного одноразрядного двоичного сумматора, выход переноса которого соединен с информационным входом второго триггера, о т л и ч а ю щ е ес я тем, что, с целью упрощения устройства, его четвертый информационный вход соединен с входом переноса первого полного од норазрядного двоичного сумматора, выходсуммы которого соединей с вторым входом второго полного одноразрядного двоичного сумматора, выход переноса первого полного одноразрядного сумматора соединен с 10 вторым входом третьего полного одноразрядного двоичного сумматора, выход суммы которого соединен с информационным входом первого триггера, вход переноса третьего полного одноразрядного двоичного 15 сумматора соединен с выходоМ переносавторого полного одноразрядного двоичного сумматора, выход суммы которого является выходом устройства.