Устройство для вычисления модуля комплексного числа

. Дрозд СР СР ЕНИЯ МОчислителььзовано в ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство ССВ 1254478, кл. 6 06 Г 7/552, 198Авторское свидетельство ССЬ 1001085, кл. 6 06 Р 7/48, 1983(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛДУЛЯ КОМПЛЕКСНОГО ЧИСЛА(57) Изобретение относится к выной технике и может быть испо специализированных вычислителях. Целью изобретения является повышение достоверности за счет возможности работы в режиме самоконтроля операционной части устройства. Устройство содержит элементы НЕ 1 и 2, блок 3 управления, триггеры 4 и 5, коммутаторы 6 и 7, триггеры 8 и 9, регистры аргумента 10, 11, коммутаторы 12 и 13, буферный регистр 14, коммутатор 15, сумматоры 16 - 18, схемы 19 сравнения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20, триггер 21, коммутатор 22 и имеет входы 23 и 24 первого и второго аргументов, тактовый вход 25, вход 26 разрешения самоконтроля, выход 27 результата, выход 28 признака неисправности, выход 29 признака самоконтроля, 2 ил.Изобретение относится к вычислительной технике и может бцть использовано вспециализированных вычислителях,Цель изобретения - повышение достоверности эа счет возможности работы в режиме самоконтроля операционной частиустройства,На фиг, 1 представлена функциональная схема устройства; на фиг, 2 - функцио.нальная схема блока управления,Устройство содержит элементы НЕ 1 и2, блок 3 управления, триггеры 4 и 5, коммутаторы 6 и 7, триггеры 8 и 9, первый 10 ивторой 11 регистры аргумента, коммутаторы 12 и 13, буферный регистр 14, коммутатор 15, сумматоры 16 - 18, схему 19сравнения, элемент И СКЛ ЮЧАЮ ЩЕЕ ИЛИ20, триггер 21, коммутатор 22, входы 23 и 24соответственно первого и второго аргументов, тактовый вход 25. вход 26 разрешениясамоконтроля, выход 27 результатавыход28 признака неисправности, вь 1 ход 29 признака самоконтроля.Блок управления содержит триггеры ЗОи 31, элементы И-НЕ 32 и 33, элемент И 34,элементы И-НЕ 35 - 37, элемент НЕ 38, вход39, тактовый вход 40 управления цикломсамоконтроля, вход 41 разрешения самоконтроля, тактовые выходы 42-45" первогопо четвертый.Устройство функционирует следующимобразом,В режиме "Работа" в 1-м та:";те по переднему фронту синхроимпульсов в первый 10и второй 11 регистрь: аргументов заносятсяп-разрядные мантиссы прямых кодов соответственно действительной ВЕ и мнимойа составляющих комплексного числа, э вбуферный регистр 14 - значение модулякомплексного числа, составляющие которого поданы в 1-1-м такте, С выхода первогорегистра 10 аргумента прямой код действительной составляющей поступает на входыпервого 16 и второго 17 сумматоров, а и старших разряда этого кода - на вход третьего сумматора 18. С выхода второго регистра 11 аргумента инверсный код мнимойсоставляющей поступает на второй входвторого сумматора 17, прямой код - на второй вход третьего сумматора 18, а истарших разрядов этого кода - на второй входпервого сумматора 16. На выходах первого16 и третьего 18 сумматоров реализуютсясоответственно функцииЙЕ + -а.,а+ -ВЕ4На втором сумматоре 17 вычисляетсяразность кодов реальной и мнимой состав 5 10 15 20 25 ЗО 35 40 45 50 55 ляющих, Если эта разность положительная, то на выход первого коммутатора 22 проходит результат с выхода первого сумматора 16, в противном случае на выход коммутатора 22 проходит результат с выхода третьего сумматора 18. Таким образом, в буферный регистр 14 заносится и+1-разряд код модуля комплексного. числа как результат сложения большей составляющей комплексного числа с меньшей составляющей, сдвинутой на два разряда в сторону младших разрядов. В режиме "Работа" результат с выходатретьего регистра поступает на выход 27 результата устройства.Для проведения самоконтроля устройства на вход 26 разрешения самоконтроля подается сигнал "Лог, 1", Единичный сигнал с выхода второго триггера 4 разрешает работу всех триггеров, разблокирует элементы И-НЕ 32, И-НЕ 37 блока управления, разрешает прохождение через второй 6 и третий 7 коммутаторы информации с выхода шестого коммутатора 15. На выходах 42 - 45 блока 3 управления под действием синхроимпульсов вырабатываются серии импульсов. Под воздействием отрицательных импульсов с выходов 42-44 происходит установка в единичное состояние всех разрядов буферного регистра 14, первого 10 и второго ",1 регистров аргументов. Установка буферного регистра 14 происходит один раз за весь цикл самоконтроля по первому синхрсимпульсу, прошедшему на устройство после установки в единичное состояние второго триггера 4.Установка первого регистра 10 аргумента происходит по всем нечетным синхроимпульсам, а установка второго регистра 11 аргумента - по первому и всем четным синхроимпульсам, По первому синхроимпульсу происходит установка в единичное состояние также четвертого 5 и первого 9 триггеров. Единичное значение с выхода триггера 9 пропускает на вход первого сумматора 16 и вход третьего сумматора 18 значение "Лог. 1" соответственно с выходов пятого коммутатора 12 и шестого коммутатора 13, а также инвертирует на элемент ИСКЛ ЮЧА- ЮЩЕЕ ИЛИ 20 значение знакового разряда второго сумматора 17,Цикл самоконтроля разбивается на два этапа. На первом этапе, поскольку значение знакового .разряда второго сумматора 17 инвертируется, при ВЕа на вход первого коммутатора 22 будет проходить сумма с выхода третьего сумматора 18, а при ЙЕа - с выхода первого сумматора 16.Таким образом, в буферный регистр 14 заносится результат сложения меньшей составляющей комплексного числа с большейсоставляющей, сдвинутой на два разряда в сторону младших разрядов (при этом два старших разряда дополняются единицами). При поочередном занесении в первый 10 и второй 11 регистры аргумента максимальных чисел соответственно во второй 11 и первый 10 регистры поочередно заносятся и младших разрядов кода модуля с выхода буферного регистра 14,Результат на выходе буферного регистра 14 в двух соседних тактах, начиная с второго, одинаков. На схеме 19 сравнения происходит сравнение значений модуля предыдущего и последующего тактов, и результат сравнения во всех нечетных тактах, начиная с третьего, фиксируется на пятом триггере 21. При несовпадении значений модуля пятый триггер 21 устанавливается в единичное состояние, что является сигналом неисправности устройства. Единичный сигнал с выхода неисправности устройства 28 запрещает прохождение синхроимпульсов на тактовый вход 25.В 32-м такте (в общем случае - в такте 2 "+ ) в старшем и+1-м разряде буферного регистра 14 появляется значение "Лог, 0", Все триггеры переключаются по фронту, поэтому четвертый триггер 5, являющийся Т-триггером, в 32-м такте переключается в нулевое состояние. Нулевое значение с выхода четвертого триггера 5 переключает четвертый коммутатор 15, и на его выход начинает поступать код, старшие и-разряда которого являются и-младшими разрядами кода с выхода коммутатора, а два.младших разряда принимают значение "Лог, 0", Поэтому, начиная с 33-го такта (в общем случае - с такта 2" +1), в первый 30 и второй 11и+1регистры будет по очереди заноситься код с модуля с выхода буферного регистра 14, сдвинутый на два разряда в сторону старших разрядов.В 33-м такте первый триггер 9 переходит в нулевое состояние, и начинается второй этап цикла самоконтроля, на которомпятый 12, шестой 13 и первый 22 коммутаторы, первый 16, второй 17 и третий 18 сумматоры и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20 функционируют, как в режиме "Работа",В цикле самоконтроля в качестве большей составляющей выступает максимальное число (2"-1), а в качестве меньшей составляющей - код, получаемый на выходах вычитающего счетчика,Таким образом, на первом этапе проис.ходит контроль первого входа первого сумматора 16 и второго выхода третьего сумматора 19 по всем 2" возможным значениям, а на втором этапе происходит контроль второго входа первого сумматора 16 и5 4 О 15 20 25 ЗО 35 40 45 50 55 первого входа третьего сумматора 18 по всем 2" возможным значениям.В 41-м такте (в общем случае - в (2" + 2 4 1)-м такте происходит последнее сравнение цикла самоконтроля, При нормальной работе устройства в 40-м такте четвертый триггер 5 устанавливается в единичное состояние, а в 42-м такте по фронту на выхоце буферного регистра 14 в единичное состояние устанавливается третий триггер 8, Единичное состояние на выходе 29 сброса режима самоконтроля свидетельствует об окончании цикла самоконтроля и ведет к снятию сигнала "Лог. 1" на выходе 26 разрешения самоконтроля устройства. С установлением первого триггера 4 в нулевое состояние устройство переходит в режимРабота .В режиме "Работа" блок управления блокирован сигналом "Ло, 0" на входе 41 разрешения самоконтроля, В режиме самоконтроля при поступлении сигнала "Лог. 1" на вход 41 первый синхроимпульс с входа 39 проходит через элемент И-НЕ 32 на выход 42 и на первый вход второго элемента 2 И-НЕ 35, что ведет к выработке импульса на выходе 43. Поскольку триггер 31 находится в нулевом состоянии (открыт. элемент 2 И 34), по первому синхроимпульсу также вырабатывается сигнал на выходе 44. По окончании первого синхроимпульса по фронту, получаемому на выходе элемента 32, триггер ЗО переключается в единичное состояние, и нулевое значение с инверсного выхода триггера 30 блокирует дальнейшее прохождение синхроимпульсов на вход 42. Сигнал "Лог, 1" с выхода триггера 30, поступающий на вход установки в нулевое состояние триггера 31, разрешает работу триггера 31, Триггер 31 является Т-триггером, и при поступлении фронтов с входа управления циклом самоконтроля, начиная с второго, происходит переключение этого триггера из нулевого состояния в единичное и наоборот. При этом поочередно открываются элемент И-НЕ 33 и элемент И 34, поочередно пропуская синхроимпульсы на выходы 43 и 44. Происходит выработка также синхроимпульса на выход 45, По окончании режима самоконтроля сигнал "Лог. 0" на входе 41 вновь блокирует блок управления.Формула изобретения Устройство для вычисления модуля комплексного числа, содержащее два регистра аргументов, три сумматора и первый коммутатор, причем и-разрядный выход первого регистра аргумента соединен с и-разрядными входами первых слагаемых первого и второго сумматоров, выходы истаршихразрядов первого ретис" ра аргумента соединены с имладшими разрядами входа первого слагаемого трет.его сумматора, ираэрядные прямой и инверсный выходы второго регистра аргумента соединены с входами Вторых слагаемых соответственно третьего и второго сумматоров, выходы истарших оазрядов прямого выхода второго регистра аргумента соединены с имладшими разрядами входа второго слагаемого первого сумматора, выходы первого и треть. его сумматоров соединены соответственно с первым и вторым информационными входами пр 1 вп о комму"атора О г л и ч а ю щ е" е с я тем, что, с целью повышения достоверности эа счет возможности работы В режиме самоконтроля операционной части устройства, в него дополнительно введены гять коммутаторов, схема сгавнения, буферный регистр, пЯть триггеров, Два элемента НЕ., элемент ИСКЛЮЧА;ОЩЕЕ ИЛИ и блок управления, причем входы первого и второго аргументов устройства соединены с первыми информационными Входами соответственно втооого и третьего коммутаторов, выходы которых соединены с информационными входами соответственно первого и Второго регистров аргументов, входы начальнои установки которыхсоединГ ы соответственно с первьм и вторым тактовыми Выходами блокуправления, тактовый вход устройства соединен с одноименным входом блока упоавления, синхройизируюши. ми входами запи:и первого и Второго регистров аргумента, буферного регистра, первого триГГеоа и входом первоГО элемента НЕ, выход которого соединен с входом управления циклОм самоконтроля блока равления и синхоониэирующим Входом Второго триггера, информационный акад которого соединен с Вхс дом разрешения самоконтроля устройства, выход второо триггера соединен с входами сброса первого, третьего, четвертого и ггятого триггеров, управляющими входами второго и третьего коммутаторов и входом разрешения самоконтроля блока управления, третий тактовый Выход блока управления соединен с .синхронизирующим входом ггятого триггера, четвертый тактовый Выход блока управления соединен с входами установки первого и четверого триггеров И Входом 10 15 20 25 )(1 35 лд 45 50 начальной установки буферного регистра, выход четвертого триггера соединен с И 1. формационными входами первого и . ретьего триггеров и управляющим входом четвертого коммутатора, выход которого соединен с вторыми информационными входами второго и третьего коммутаторов,выход первого триггера соединен с управляющими входами пятого и шестого коммутаторов и первым входом элемента ИСКЛЮЧ.",ЮИ,ЕЕ АЛО второй вход которого соеди.:,н с выходом знакового разряда Второго сумматора, Выод элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с управляющим входом первого коммутатора, и+1-й разоядный Выход котороо соединен с п+1)- м разрядным информационным входом буферного регистра и п+Ц-разрядным входом первоо операнда схемы сравнения, и младших разрядов, выход буферного регистра соединен с и младшими разрядами входа второго операнда схемы сравнения и первым л-разрядным информационным входом четвертого коммутатора, Выходы имладших разрядов буферного регистра соединены, с истаршими разрядами второго информационного входа четвертого коммутатора, два младших разряда второго информационного Входа оороо соединень," со эначечием логического "У, Выход и+1 старшего разряда буферного регистра соеДинен с и+1 м разрядом Входа второго операн,ча схемы сравнения, входом второго элемента НЕ и синхронизиоующим входом третьеГО триГГера, Выход кОтороГО яВляется выходом признака самоконтроля устройства, вьход признака неисправности которого соединен с выходом пятого триггера., информационный вход которого соединен с выходсм схемы сравнения,(п+1)-разрядный Выход буферного регистра является выходом результата устройства, выход второго элемента НЕ соединен с синхронизирующим входом четвертого триггера, Выходы пто и шестогО коммутаторов соединены с двумя младшими разрядами соответственно первого и третьего сумматоров, перВые информационные Входы пятОГО и шестого коммутаторов соединены с входом логического О, вторые информационные входы которых соединены с входом логической 1,П роизводственно-издательский комбинат "Па " . Ут атент, г. жгород, ул.Гага 10 аказ 4078 ВНИИ Тираж ПодписноеГосударственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб 4/5