Процессорный модуль

(71) Институт пробэнергетике АН УССР(54) ПРОЦ (57) Изоб числитель ройствам данных, хеееЪ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРИ. 1185329, кл, 6 06 Р 7/544, 1985,Авторское свидетельство СССРВ 877526, кл. 6 06 Р 7/544, 1981,ЕССОРНЫЙ МОДУЛЬетение относится к области выной техники, в частности к устдля арифметической обработки редназначено для реализации1674111 А 1 математических зависимостей вида Е =ахх")1), Т=ахх)2) иЕ= ахххК=О И =1. Е =1 (3), Цель изобретения - расширение функциональных возможностей за счет вычисления математических зависимостей вида (2), (3), Устройство содержит блок умножения, сумматор, коммутатор и блок управления. Сущность изобретения заключается в установлении новых связей и дополнительных элементов для циклического вычисления указанных математических зависимостей. Устройство может быть ис- . пользовано при построении специализированных вычислительных систем для моделирования систем уравнений и аппроксимациии элементарных функций. 2 ил.Изобретение относится к вычислительной технике, в частности к устройствам для реэлизации математических зависимостей и предназначено для вычисления по цифровым двоичным кодам аргумента х, коэффи циента а и параметра й математических зависимостей вида Е= аьх;к=о Е = ахи, (2) 2 = акх (3)1=1 и может быть использовано в устройствах обработки данных при решении задач аппроксимации элементарных функций, вычисления произведения конечноо числа сомножителей и Вычисления суммы й пар ных произеедЕний аг) паратными методами,Цель изобр)етения - расши рение функциональных возможностей за счет дополнительного вычисления зависимостей ахи и акхк, 25 1=1 К=1 На фиг. 1 приведена блок-схема процессорного модуля; на фиг. 2 - функциональная схема блока управления процессорного модуля. 30Процессорный модуль содержит блок 1 умножения, сумматор 2, коммутатор 3, блок 4 управления, вход 5 коэффициента, вход 6 аргумента, выход 7 резульата, вход 8 количества слагаемых, первый и второй входы 9 35 и 10 кода режима, вход 11 начальной установки, вход 12 запуска. вход 13 разрешения запуска, вход 14 тактовых импульсов и выхОд готовности,результата 15,Блок 4 управления содержит триггер 16 40 установки, триггер 17 запуска, счетчик 18, первый 19 и второй 20 регистры состояний, элементы ИЛИ 21 (1) - 21 (4), элементы ИСКЛЮЧАЮЩЕЕЕ ИЛИ 22 (1), -22 (4), элементы И 23(1) и 23 (6) - элементы НЕ 24(1) - 24(5), 45Здесь и в дальнейшем цифрами в скобах, стоящими после номера позиций, показаны порядковые номера совершенно одинаковых по своему функциональному назначению и техническому исполнению 50 элементов, а цифрами е скобах, стоящими возле контура блоков, показаны порядковые номера их входов или выходов,Процессорный модуль предназначен для работы е трех режимах, соответствую щих вычислению математических зависимостей(1), (2) и(3), Настройка модуля на работу в определенном режиме осуществляется заданием соответствующегс кода (Р 1 Г 2) попервому 9 и второму 10 входам кода режима модуля.Математическая зависимость, вычисляемая при работе процессорного модуля е режиме, заданном кодом (Г 1 Г 2) микроинструкции на входах 9 и 10 процессорного модуля определяется в соответствии с соотношением (4) 01 Е = акх;к=о ГрВ=О т= Ц ах: )4)к -- т11 Е = акПроцессорный модуль работает следующим образом,По входам 9 и 10 модуля задается цифровой двоичный код (Р 1 Г 2), соответствующий вычисляемой математической зависимости.По сигналу начальной установки с входа 11 модуля производится обнуление триггере 16 установки и триггера 17 запуска. Нулевой сигнал с выхода триггера установки 16 через первый элемент И 23 (1) подается на вход разрешения записи счетчика 18, определяя работу его в режиме загрузки информации, подаваемой со входа 8 параметра И, Одновременно тот же нулевой сигнал с выхода первого элемента И 23 (1), через второй элемент И 23 (2) устанавливает низкий потенциал на информационном входе триггера 17 запуска.Нулевой сигнал с прямого выхода триггера 17 запуска, подаваемого на второй вход пятого элемента И 23 (5) исключает возможность формирования синхросигналов Т 1, Тх и Т 2 на (2), (3) и (4) выходах блока 4 управления, а через третий элемент И 23 (3) устанавливается низкий потенциал на втором входе второго элемента ИЛИ 21 (2).Исходная информация вычисляемой математической зависимости - а, х и М, подается соответственно на вход 5 коэффициента, вход 6 аргумента и вход 8 количества слагаемых. О наличии аргумента по входу 6 модуля свидетельствует сигнал с входа 13 модуля.По сигналу запуска со входа 12 модуля производится обнуление первого 19 и второго 20 регистров состояний, занесение в счетчик 18 информации совхоза 8 (число )ч соответствует заданной математической зависимости) и приведение триггера 16 установки в единичное состояние, Единичный сигнал с прямого выхода триггера 16 установки через первый элемент И 23/13 поступает на вход разрешения записи счетчика510 15 20 18, обеспечивая перевод его в счеткый режим, и на первый вход второго элемента И 23 (2), обеспечивая прохождение на информационный вход триггера 17 запуска сигнала с выхода второго элемента ИЛИ 21(2), т,е. с входа 13 модуля,При наличии операнда по входу 6 аргумента (единичное значение сигнала на входе 13 модуля) по отрицательному фронту тактового сигнала с входа 14 триггера запуска 17 устанавливается в единичное состояние, что открывает пятый элемент И 23(5) для прохождения тактовых импульсов с входа 14 модуля, обеспечивая возможность формирования синхросигналов Т 1, Тх и Т 2 на выходах соответственно (2), (3) и (4) блока 4 управления. Единичный сигнал на выходе триггера 17 запуска открывает также третий элемент И 23 (3), определяя значения сигнала на втором входе второго элемента ИЛИ 21 (2) как обратное значение сигнала Г 2 с входа 10 модуля.Каждый вычислительный такт работы процессорного модуля состоит из двух подтактов, что определяется наличием операций умножения и сложения, выполняемых соответственно в первом и втором подтактах каждого такта работы модуля,Тактовые сигналы первого - Т 1 и второго - Т 2 подтактов формируются на выходах соответственно (2) и (4) блока 4 управления, Каждый из двух подтактов каждого такта начинается с приходом положительного фронта соответствующего тактового сигнала - Т 1 или Т 2.По положительному фронту тактового сигнала с входа 14 модуля на выходе пятого элемента И 23 (5), открытого единичным сигналом с выхода триггера 17 запуска, формируется положительный фронт сигнала Т 1 первого подтакта, под воздействием которого изменяется состояние выходов первого триггера 19 состояний, а содержимое счетчика 18 уменьшается на "1", отсчитывая один такт работы. Синхросигкал Т 1 через выход (2) блока 4 управления подается на вход синхронизации блока 1 умножения, Одновременно с этим при наличии единичного сигнала на выходе третьего элемента ИЛИ 21 (3), определяемого единичным значением сигнала Г 2 = 1 с входа 10 модуля или единичным значением сигнала с инверсного второго выхода второго регистра состояния 20, на выходе шестого элемекта И 23 (6) формируется положительный фронт синхросигнала Тх, который через выход (3) блока 4 управления подается на вход синхронизации блока 1 умножения,.По отрицательному фронту тактового сигнала Т 1 первого подтакта на выходе 25 30 35 40 45 50 55 третьего элемента НЕ 24 (3) формируется положительным фронт сигнала Т 2 второго подтакта, под воздействием которого изменяется состояние выходов второго регистра 20 состояния и который через выход (4) блока 4 управления подается на вход синхронизации сумматора 2, обеспечивая занесение информации с его входов.Таким образом, цикл работы процессорного модуля, содержащий М = 1,Й вычислительных тактов состоит из= 1,М первых подтактов и ) = 1,М вторых подтактов работы.За время первого подтакта каждого такта работы модуля в блоке 1 умножения происходит перемножение операндов, заносимых с первого и второго его информационных входов по положительным фронтам синхросигналов соответственно Т 1 и Тх, поступающим на синхровходы блока 1 умножения (2) и (3) выходов блока 4 управления,Информация, поступающая на вход (1) блока 1 умножения, определяется управляющим сигналом, вырабатываемым на первом входе (1) блока 4 управления, под воздействием которого коммутатор 3 передается на блок 1 умножения либо результат предыдущего такта работы с выхода 7 результата модуля, либо информацию с входа 5 коэффициента модуля,Информация, поступающая на вход (2) блока 1 умножения определяется цифровым кодом с входа 6 аргумента модуля.За время второго подтакта каждого такта работы модуля в сумматоре 2 производится суммирование операндов, занесенных с его входов по положительному фронту синхросигнала Т 2, поступающего на синхровход сумматора 2 с выхода (4) блока 4 управления.Информация, поступающая на вход (1) сумматора 2, вначале каждого)-того второго подтакта работы соответствует информации на выходе коммутатора 3 и определяется с поправкой на значение информации с входа 5 коэффициента на начало -того второго подтакта, значение сигнала управления работой коммутатора 3 на начало )-того второго подтакта и зкачение сигнала разрешающего работу первого входа многовходового сумматора 2, формируемого на выходе (5) блока 4 управления.Информация, поступающая на вход (2) сумматора 2, представляет собой результат работы блока 1 умножения ка -том первом подтакте.В последнем М-ном такте работы модуля под воздействием положительного фронта синхросигнала первого подтакта Т 15 10 15 20 содержимое счетчика 18 обращается в нуль, о чем свидетельствует вырабатываемый на его выходе сигнал нулевого уровня, который черев первый элемент И 23 (1), попадая на вход разрешения записи счетчика 18, устанавливает последний в режим загрузки информации, поступая на вход второго элемента И 23 (2), определяет нулевой уровень сигнала на входе триггера 17 запуска, что обеспечивает установку последнего в нулевое состояние по отрицательному фронту тактового сигнала с входа 14, с запрещением формирования синхросигналов Тг, Т 2 и Тх с выходов(2), (4) и(3) блока 4 управления. Нулевой сигнал с выхода первого элемента И 23 (1) поступает также на вход второго элемента НЕ 24 (2) и выхода которого на выходе 15 модуля формируется единичный сигнал "Конец цикла",В конце второго подтакта К-ного такта работы модуля искомый результат вычислений формируется на вцходе 7 результата модуля, Работа закончена,Повторные затгуски процессорного модуля осуществляются по сигналу с входа 12 запуска модуля при наличии разрешающего сигнала с входа 13 ь 1 одуля без предварительной подачи сигнала с входа 11 начальной установки модуля. Формула изобретения Процессорный модуль, содержаший блок умножения, сумматс р, коммутатор и блок управления, о т л и ч а ю щ и й с я тем, что, с целью. расширения функциональных воэможностей за счет дополнительного вычисления зависимостей,; ах и акх,м =-г м - г выход сумматора соединен с выходом модуля и первым информационным входом коммутатора, второй информационный вход которого соединен с входом коэффициента модуля, выход коммутатора соединен с входами первого сомножителя блока умножения и первого слагаемого сумматора, вход второго слагаемого сумматора соединен с выходом блока умножения. вход второго сомножителя которого соединен с входом аргумента модуля, причем блок управления содержит триггер установки, триггер запуска, первый и второй регистры состояний, счетчик, четыре элемента ИЛИ, четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, шесть элементов И, пять элементов НЕ, вход начальной установки модуля соединен с входами установки в "О" триггера установки и триггера запуска, вход синхронизации которого через первый элемент НЕ подключен к входу тактовых импульсов модуля, прямой выход триггера установки соединен с первым входом первого элемента И, второй вход которого соединен с выходом переполнения счетчика, выход первого элемента И соединен с входом разрешения записи счетчика; первым входом второго элемента И и входом второго элемента НЕ, выход которого соединен с выходом готовности результата модуля, вход пуска которого соединен с первцм входом первого элемента ИЛИ и входом синхронизации триггера установки, информационный вход которого соединен с входом логической единицы модуля и информационными входами вторых разрядов первого и второго регистров состояния, вход количества слагаемых модуля соединен с информационным входом счетчика, вычитающий вход которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с входом синхронизации первого регистра состояния и через третий элемент НЕ с входом синхронизации второго регистра состояния, вход установки в "0" которого соединен с входом установки в "О" первого регистра состояния и выходом четвертого элемента НЕ, вход которого соединен с входом пуска модуля, вход разрешения пуска которого соединен с первым входом второго элемента ИЛИ. второй вход и выход которого соединены соответственно с выходом третьего элемента И и вторым входом второго элемента И, выход которого соединен с информационным входом триггера запуска, вход первого разряда режима модуля соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с входом второго разряда кода режима модуля, входом пятого элемента НЕ и ггервыми входами четвертого элемента И и третьего элемента ИЛИ, вторые входы которых соединены соответственно с выходом четвертого элемента ИЛИ и инверсным выходом второго разряда второго регистра состояния, инверсный выход первого разряда которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом четвертого элемента ИЛИ, выход и второй вход которого соединены соответственно с вторым входом четвертого элемента И и инверснцм выходом третьего разряда первого регистра состояния, прямой выход второго разряда которого соединен с информационным входом третьего разряда первого регистра состояния, прямой вцход первогоЗаказ 2922 Тираж 376 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 оизводственно-издательский комбинат Патент". г. Ужгород, ул.Гагарина, 101 Фразряда которого соединен с вторым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которогосоединен с прямым выходом перво го разряда второго триггера состояния, выходы второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с информационными входами первых разрядов соответственно первого и второго регист ров состояния, выход пятого элемента НЕ соединен с первым входом третьего элемента И, второй вход которого соединен с прямым выходом триггера запуска и первым входом пятого элемента И, второй вход ко торого соединен с входом тактовых импульсов модуля, выход пятого элемента И соеди- нен с входом третьего элемента НЕ и первым входом шестого элемента И, второй вход которого соединен с выходом третьего элемента И, выходы пятого элемента И, шестого элемента И, третьего элемента НЕ, четвертого элемента И и четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым входом синхронизации блока умножения, вторым входом синхронизации блока умножения, входом синхронизации сумматора, входом управления записью сумматора и управляющим входом. коммутатора.