Устройство для преобразования двоичного равновесного кода в полный двоичный код

) ЕаЪБЛИК 9) И) 51)5 Н 03 И 7/О САЙКЕ ИЗОБРЕТ 2телей импульсов соединены соответственно с вторыми входами соответствующих элементов И первой и второй группы, выход первого элемента задержки соединен с первым управляющим входом второго распределителя импульсов, входы первого преобразователя кода подключены к выходам соответствующих элементов И первой группы, выходы элементов И .второй группы соединены с соответствующими входами второго преобразователя кода, выходы первого и второго преобразователей кода соединены соответственно с первьпки и вторыми адресными входами блока памяти, выход которого соединен с информационным входом сумматора, вход второго элемента задержки подключен "к выходу. последнего элемента И элементов И второй группы, выход второго элемента задержки соединен с вторым управляющим входом сумматора, вход программно-временного блока подключен к входу устройства, второй- пятый выходы программно-временного блока соединены соответственно с ельство СССР,19/28, .25/00,ство 7/02 управляделителя ляющими теля им юм упра ход сумм ройства ляющиматор Эизобретение относитс Целью шение бы На чек электро ься в сис нформации ая схема ГОСУДАРСТВЕННЫЙ КОМИТЕТ,ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидет0 982055, кл. С 08 С1981.Авторское свидетель СССР Р 1045382, кл, Н 03 М , 1982. (54)(57) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО РАВНОВЕСНОГО КОДАВ ПОЛНЫЙ ДВОИЧНЫЙ КОД, содержащее программно-временной блок, первый выход которого соединен с управляющим входом регистра, информационный входрегистра является входом устройства, выходы регистра соединены с первыми входами соответствующих элементов И первой группы, выходы которых соединены с соответствующими входамиэлемента ИЛИ и элементы И второй .группы, о т л и ч а ю щ е е с я тем, что с целью повышения быстродействия устройства, в него введены распределители импульсов, преобразователи кода, элементы задержки блок памяти и сумматор, выход элемента ИЛИ соединен с первыми управляющими входами блока памяти, сумматора, первыми входами элементов И второй группы и входом первого элемента задержки выходы первого и второго распредел связи и может использоват темах передачи цифровой и и вычислительных системах щим входом первого распре- импульсов, вторыми управ" входами второго распределиульсов, блока памяти и третьвходом сумматора, выа является выходом уст зобретения является повыродействия устройства.еже представлена структурустройства.к1 50 где. С6 число сочетаний из а поЬ;номер единицы в исходнойкомбинации двоичного равновесного кода; 55,1-я цифра соответствующего числа полученнойсистемы счисления. а,1" Устройство содержит регистр 1сдвига, шифратор 2, выполненный напервом, втором распределителях 3, 4импульсов, элементах И 5,1-5.п, 6,16.1 с первой, второй групп, первом,втором преобразователях 7, 8 кода,элементе ИЛИ 9 и первом элементе 10задержки, второй элемент 11 задержки,программно-временной блок 12, блок13 памяти и сумматор 14.Например, значность исходного кодаН=5, вес К=З (т.е. в каждой кодовойкомбинации исходного равновесногокода из пяти символов три являются,единичными, а два - нулевыми), Тогдасовокупность кодовых комбинацийисходного кода составит 00111, 01011.01101, 01110, 10011, 10011, 10101.,10110, 11001, 11010, 11100,Рассмотрим комбинацию 00111. Будем считать, что в данной комбинацииединицы перенумерованы справа налевоИи все единицы располагаются на своих" нулевых позициях,25В комбинации 11100 все единицынаходятся на "своих" вторых позициях.В комбинации, например 10101 первая единица находится на нулевой позиции, вторая единица на первой позиции, последняя третья единицана второй позиции.Таким образом, каждую из исходныхкомбинаций можно однозначно представить своими позициями единичныхсимволов, При этом образуется сово-:купность уже не Н-значных, а К-значных (Н-К+1)-ичных комбинаций (а ,аа,): 000, 100, 110, 111, 200,210, 211, 222. Анализ этой совокуп,ности показывает, что ее структура40соответствует структуре позиционнойсистемы счисления, для которой номеркаждого числа (в этом случае целесообразно говорить не о комбинации,45а о числах) определяется как Однако вследствие того, чтоа+1=угде 1, - номер поэиции в комбинацииисходного равновесного кода (нумерация справа налево и начинается с позиции 1, заканчивается позицией Н), в котором находится 1-я единица.Выражение (1) может быть представлено в видекР=С.(У -1)Последнее выражение и определяет алгоритм функционирования нового устройства. Причем в зависимости от того,в какой системе счисления будут представлены величины 1, ., К, а такжечисло сочетаний и сумма, соответственно будет осуществлен переход отдвоичной комбинации равновесного кодак комбинации (числу) этой системысчисления.Шифратор работает следующим образом,Программно-временной блок 12 формирует и выдает сигнал начальной установки в распределители 3, 4 импульсов, На первых выходах распределителей 3, 4 постоянно присутствуют единичные сигналы. Выходные сигналы распределителей 3, 4 подаются на вторыевходы элементов И 5, 6. На первыевходы элементов И 5 поступают выход"ные сигналы регистра 1.Например, в регистре 1 хранитсякомбинация 10101 равновесного кода,т,ена первом, третьем и пятом выходах регистра 1 присутствуют единичные сигналы, Тогда на выходе первогоэлемента И 5.1 формируется единичныйсигнал, который поступает на входэлемента ИЛИ 9 и преобразователя 7кода, осуществляющего преобразованиевходного двоичного позиционного кодав выходной двоичный полный код. В результате на входах преобразователя7 присутствует комбинация 00001 позиционного двоичного кода, котораяпреобразуется в комбинацию 001 полного двоичного кода. Эта комбинациясоответствует , = 1.Входной единичный сигнал элементаИЛИ 9 проходит на его выход и участ1596463 вует в следующих преобразованиях.Во-первых, он подается на первые. входы элементов И 6При этом наобоих входах элемента И 6.1 присутствуют единичные сигналы, на его выходе формируется единичный сигнал,На входах преобразователя 8 формируется комбинация 001 позиционного ко"да, а на его выходах - комбинация 01двоичного полного кода, Эта комбина. ция определяет двоичный код =1.Во-вторых, он приводит в исходноесостоянле блок 13 памяти. В сумматоре 14 этот сигнал разрешает сложениесоответствующих кодов. В-третьих,он задерживается на определенноевремя в элементе 10 задержки и, поступая на вход распределителя 4 импульсов, изменяет выходное состояниепоследнего. В итоге единичный сигналвыдается уже не с первого, а со второго выхода распределителя 4.После этого в соответствующий момент времени из программно-временного блока 12 в распределитель 3 поступает управляющий сигнал, который,изменяя выходное состояние распределителя 3, приводит к формированиюединичного сигнала на втором его выходеВо второй ячейке памяти регистра1 единичного символа нет, поэтомуна выходе элементов И 5 присутствуетнулевая комбинация, на выходе элементов И 6 также нулевая комбинация.Нулевыми являются и выхолные комбинации преобразователей 7, 8. Приэтом управляющий сигнал с выхода элемента ИЛИ 9 на выход шифратора 2 невыдается,3 После этого в соответствующий момент времени на управляющий вход распределителя 3 импульсов с выхода блока 12 подается третий управляющйй сигнал, который приводит к тому, что ,единичный сигнал формируется только на 3-м выходе распределителя 3. Так как в 3-й ячейке памяти регистра имеется единичный сигнал, на выходе третьего элемента И 5.3 формируется единичный сигнал, На входах преобразователя 7 будет сформирована комбинация 00100, которая преобразуется в выходную комбинацию 011, соответствующую двоичному коду номера позиции второго единичного символа 1=3 исходной комбинации. 6 Одновременно выходкой единичный сигнал элемента И 53 проходит элемент ИЛИ 9 и поступает на выход шифратора 2, соединенный с блоком 3памяти и сумматором 14, на первыевходы элементов И 6 и на вход элемента 10 задержки, что приводит к появлению единичного сигнала на выходе второго элемента И 6,2,На выходе второго элемента И 6.2появляется единичный сигнал, так чтона входе преобразователя 8 формируется двоичный позиционный код 010, который преобразуется в двоичный выходной код преобразователя 8, соответствующий двоичному коду номера второйединицы 1=2 в исходной комбинации.После этого на выходе элемента 1020 задержки появляется единичный сигнал,который, воздействуя на распределитель4 импульсов, приводит к появлениюна его третьем выходе единичного сигнала.25 Далее в соответствующий моментвремени выходной управляющий сигналпрограммно-временного блока 12 воздействует на распределитель 3 и единичный сигнал выдается с его четвертого выхода. В четвертой ячейке памяти регистра 1 единичного сигналанет, поэтому выходной сигнал преобразователя 7 нулевой, нулевым сигналом является и выходной сигнал преобразователя 8. Управляющий сигнална выходе элемента ИЛИ 9 отсутствует.В соответствующий момент времениединичный сигнал появляется на.последнем, пятом выходе распределителя40 3 импульсов (количество выходов рас пределителя 3 определяется значностьювходной комбинации равновесного кода). Вследствие того, что в пятойячейке памяти регистра 1 хранится4 единичныи сигнал, на выходе пятогоэлемента И 5.5 формируется единичныйсигнал, который определяет входнуюкомбинацию 10000 для преобразователя 7 и проходит на выход элемента50 ИЛИ 9.В преобразователе 7 осуществляется преобразование входной двоичнойкомбинации в комбинацию 101, соответствующую двоичному номеру позиции=5 третьего единичного символаисходной комбинации.Выходной сигнал элемента ИЛИ 9подается на выход шифратора 2, навход элемента 10 задержки, на соот 1596463ветствующие входы элементов И 6. При этом на выходе последнего, третьего элемента И 6.3 появляется единичный управляющий сигнал, который посту- . пает на выход шифратора 2, соеди- - . ненный с входом элемента 11 задержки. Кроме того, этот единичный сигнал .определяет входную двоичную комбинацию 100 преобразователя, который преобразует ее в комбинацию 011, соответствующую двоичному коду номера 1=3 третьего единичного символа исходной комбинации, которая выдается на соответствующий выход шифратора 2.Далее на выходе элемента 10 задержки появляется управляющий сигнал, который распределителем 4 не воспринимается.В соответствующий момент времени по управляющему сигналу из программ-. но-временного блока 12 распределители 3, 4 импульсов приводятся в исходное состояние, и устройство готово к обработке следующей исходной комбинации входного регистра.11 ри поступлении на соответствующие входы блока 13 памяти двоичных кодов а и 3 из соответствующей ячейки памяти считывается двоичный код, определяющий величину числа сочетаний из (. - 1) по , Если вес исходной комбинации равен К=З, то первым на выходе блока 13 появится код С , вторым - С;третьим - 3С;Например, для исходной комбинации 10101 эта последовательность имеет вид 0000, так каквторой - 0001, так какС =С С 1,й З- % последний - 0010, так какз з,аС;,= Скс = Се 4.3 Сумматор 14 стробируется выходнымсигналом элемента 9 ИЛИ и осуществляет суммирование двоичных кодов,поступающих с выхода блока 13 памяти,Например, если выходные коды блока 13 0000, 0001, 0100, то по управляющему сигналу с выхода элементазадержки на выходе сумматора 14 формируется код 0101 суммы входных кодов и выдается на выход устройства.Устройство для преобразованиядвоичного равновесного кода работаетследующим образом,Исходная, подлежащая преобразованию, двоичная кодовая комбинацияпостоянного веса поступает на входустройства, запускает программновременной блок 12 и запоминается -в регистре 1, цВ определенный момент времени врезультате воздействия управляющихсигналов, вырабатываемых в блоке 12,25 шифратор 2 осуществляет последовательное формирование на выходахдвоичных кодов порядковых номеровединичных символов и их позиций висходной комбинации. При этом каждая30 пара кодов (код) позиции единицыи код 1 порядкового номера единицы)стробируется управляющим сигналомшифратора 2 и подается на соответст;вующие входы блока 13, который выдает двоичный код чла сочетанийиз (1-1) по 3 на вход сумматора 14.В сумматоре 14 в моменты времени,определяемые стробирующими импульсами шифратора 2, суммируются двоичные40 коды, подаваемые на сумматор 14 изблока 13. Результирующий код стробируется сигналом шифратора 2 после егозадержки в элементе 11, Код 0101 суммы (для рассматриваемого примера) по45 стробирующему сигналу выдается на выход устройства.Далее все блоки устройства приводятся в исходное состояние и осуществляется преобразование следующейкомбинации равновесного кода.1596463 Составитель М.НикуленковМ,БандУРа ТехРед М.Коданиц КоРРектоР Т.Палий еда осудар Производственно-издательский комбинат "Патент" жгород, ул. Гагарина, 1 О ЗаказВНИИПИ Тираж 658 Подписноевенного комитета по изобретениям и от113035, Москва, Ж., Раушская наб., д ытиям при ГКНТ СС 4/5