Устройство для коррекции ошибок

ГОСУДАРСТВЕННЫЙ НОМИТЕТоо изоБРетенияц и отнРытиПРи унт ссо(57) Изобретение оттельной технике, авам коррекции ошибо 2устройствах (ЗУ) . с последовательным доступом. Цель изобретения - расшире ние функциональных возможностей устройства за счет обеспечения кодирования информации при ее записи в ЗУ. Устройство для коррекции ошибок содержит блок 1 обнаружения ошибок, блок 2 памяти, блок 3 обрацения, адресный блок 4, счетчик 5, блок 6 коррекции, блок 7 сравнения, шинный Формирователь 8, первый 9, второй 10, третий 11 коммутаторыр первый 12 и второй 13 сдвиговые регистры. В устройстве совмещены Функции кодирования и декодирования. 5 ил.Изобретение относится к вычислительной технике, а именно к устройствам коррекции оыибок в запоминающемустройстве с последовательным досту"пом.Целью изобретения является расширение Функциональных возможностей устройства за счет обеспечения кодирования информации. 10На Фиг. 1 представлена структурная схема устройства; на фиг. 2структурная схема, адресного блока;на фиг, 3 - структурная схема блокаобращения; на Фиг. 4 - структурнаясхема блока обнаружения ошибок; нафиг. 5 - структурная схема блока сравнения.Устройство для коррекции ошибоксодержит блок 1 обнаружения ошибок, 20блок 2 памяти, блок 3 обращения, адтресный блок 4, счетчик 5, блок 6 коррекции, блок 7 сравнения, шинный формирователь 8, первый 9, второй 1 О итретий 11 коммутаторы, первый 12 и 25второй 13 сдвиговые регистры, входы14-20, выходы 21 и 22, информационные входы/выходы 23 устройстваАдресный блок 4 (Фиг. 2) содержитсчетчик 24, коммутатор 25, элементИ 26,Блок 3 обращения (Фиг. 3) содержитЬлементы И 27 и 28, коммутатор 29,Элемент ИЛИ-НЕ 30, элементы НЕ 31 и2, элемент ИЛИ 33, элемент 34 задержКи, Формирователь 35 импульсов обращения к блоку 2 памяти, который неОбходимо включить на выход коммутатора 29 для приема нестандартного сигнала по входу 17.40Блок 1 обнаружения ошибок (Фиг, 4)содержит триггеры 36 - 49, сумматоры50 - 54 по модулю два, элемент НЕ 55,Элемент И-ИЛИ 56, счетчик 57, триггер 58, элемент И 59, элемент ИЛИ 60 4и умножитель 61. Блок реализует процедуры кодирования и декодирования наоснове кода файра, задаваемого полиномомР(х) =(х +1) (х +х+1) .Длина кода а=279 разрядов, количество проверочных разрядов 14. Код позволяет корректировать пакеты ошибок разрядностью ( 5. 1 оличество триггеров 36 - 49 соответствует наибольшей степени х в полиноме Р(х). Сумматоры 50- 54 располагаются за триггерами, соответствующими ненулевым степеням х вполиноме Р(х).Блок 7 сравнения (фиг. 5) содержитдва блока 62 и 63 сравнения и сумматор 64.Устройство работает следующим образом.Перед началом операций кодированияи декодирования производится сбросблоков 1, 4 и 5 по входу 16 устройства.Операция кодирования информациивключает в себя два этапа.Первый этап, Прием в блок 2 памяти, На вход 19 подается управляющийсигнал, позволяющий информации по входам/выходам 23 через шинный Формирователь 8 и коммутатор 1 О поступать наинформационные входы блока 2 памяти,На вход 18 подают сигнал управлениязаписью в блок 2 памяти, Затем, последовательно подавая коды адресов повходам 20 и синхронно с ними чисел повходам 23, а также сигнал обращенияпо входу 17, записывают блок информации в блок 2 памяти,Второй этап. 1:одирование информации в блоке 1. На входе 18 устанавливают сигнал управления считыванием изблока 2 памяти . Блок 1 и коммутаторсигналом к входу 19 открыты для поступления информации с регистра 13 .Предполагают, что блок 2 памяти хранитбайтовые словаНа вход 17 подаютсигнал, позволяющий информацию, записанную по первому адресу в блоке 2 па"мяти, переписать в парал.пельном кодев сдвиговый регистр 13. Затем подаютсинхросигналы на вход 15 устройства,и информация из регистра 13 через ком"мутатор 11 сдвигается и поступает вблок 1, откуда через элемент ИЛИ 60она передается на внешний накопитель(на Фиг, 1 и 4 не показан) . При этом,после окончания каждого очередноговосьмого импульса, поступающего повходу 15, в блоке 4 происходит изменение адреса, что позволяет обратиться к блоку 2 памяти по следующему адресу, а в блоке 3 обращения вырабаты,вается сигнал обращения к блоку 2 па-,мяти, что позволяет считать очередное байтовое слово и записать его врегистр 13 . Так последовательно производится считывание всего блока инФормации из блока 2 памяти и прохождение его через регистр с обратнойсвязью, образованный триггерами 36-4915416 7 5и сумматорами 50-54 по модулю два.После приема всей информации триггеры 36-49 содержат контрольные разряды кода, которые через элементы И г 9 и5 ИЛИ 60 поступают на внешний накопи-, тель.Операция декодирования также включает два этапа. Первый этап. Прием информации от внешнего накопителя в блок 2 памяти, обнаружение ошибок. На вход 19 подается управляющий сигнал, открывающий коммутатор 10 на передачу информации 5 в блок 2 памяти иэ регистра 12, шинный Формирователь 8 - на передачу информации из блока 2 памяти через блок б коррекции на выходы 23, коммутатор11 - на передачу информации с входа 2014 на вход блока 1, блок 1 - на декодирование информации. На вход 18 подают сигнал управления записью в блок 2 памяти, На вход 14 от внеынего накопителя в последовательном коде пода 25 ют информацию, сопровождаемую синхросигналами по входу 15. После каждого восьмого импульса, поступаоцего по входу 19, производится выработка сигнала обращения к блоку 2 памяти бло- ЗО ком 3 обращения, и инФормация из сдвигового регистра 12 через коммутатор 10 в параллельном коде записывается в блок 2 памяти, Затем в адресном блоке 4 производится изменение адреса на следующий и так повторяется до тех . пор, пока весь блок информации не будет принят в блок 2. Одновременно инФормация по входу 14 через коммутатор 11 поступает в блок 1 обнаружения ошибок, После того, как будут приняты . все 279 разрядов, на выходе умножителя 61 Формируется следующая информация, Если при передаче информации ошибки не произошло, на выходах всех 45 триггеров 36-49 - нули, на всех выходах умножителя 61 - нули.Если в принятой от внешнего накопителя информации содержится ошибка, после 279 тактов не все триггеры 50 36 - 49 содержат нули, На выходах умножителя 61 имеют:первые семь разрядов определяют адреса ошибочных байтов, причем шесть из них представляют собой адрес перво го ошибочного байта, а седьмой принимает реыение "0" или "1" в зависимости от того, расположен ли пакет оши" бок в одном или двух байтах; следующие 16 разрядов представляют собой чередование "0" и "1" в соответствии с тем, как искажена инфопмация;последний разряд является индикатором и содержит "1" или "0" в зависимости от того, корректируемая или не- корректируемая ошибка имеет место,Например, если на выходе умножителя 61 имеют 000101100000111110000001, это означает, что первым ошибочным байтом является г-й байт; "1" в седьмом разряде означает, что ошибка "захватывает" и б-й байт пакет ошибки разрядностью пять бит исказил три последних разряда 5-го байта и два первых 6-го байта; ошибка корректируемая.Второй этап. Коррекция ошибок, Этот этап начинается подачей по входу 18 сигнала управления считыванием из блока 2 памяти, Наличие сигналов обращения от блока 3 и адресной информации на входах 20 обеспечивает выборку данных из блока 2 памяти, поступающих на блок б коррекции.0 каждом такте адрес очередного байта поступает на блок 7 сравнения. Он состоит из двух блоков 62 и 63. На входы первой группы каждого из них поступает текущий адрес по входам 20, на входы второй группы - соответственно адреса первого и второго ошибочных байтов, причем адрес второго ошибочного байта формируется путем сложения адреса первого ошибочного байта с содержимым седьмого разряда в сумматоре 64.Сигналы с блоков 62 и 63 поступают на коммутатор 9. Другие входы коммутатора 9 соединены с выходами блока обнаружения ошибок (16-ью информационными разрядами,.До тех пор, пока адрес считываемого байта не совпадает с номерами оши" бочных байтов, информация от блока 2 памяти без изменения передается через шинный Формирователь 8 на входы/выходы 23. При сравнении адреса очередного байта с номером первого ошибочного байта через коммутатор 9 на блок б коррекции передаются первые восемь разрядов, В результате искаженчый байт из блока 2 складывается по модулю два с байтом от коммутатора 9, вкотором три последних разряда являются дополнением к искаженным, На выходе блока 6 имеют скорректированную информацию. При поступлении адресаследующего байта срабатывает блок 63и на выходы коммутатора 9 передаютсяследуащие восемь разрядов от блока1, которые складываются с вторым искаженным байтом из блока 2. Все последующие байты из блока 2 памяти передаются без изменений,Формула изобретенияУстройство для коррекции ошибок, содержащее адресный блок, блок обра щения, первый сдвиговый регистр, блок обнаружения ошибо, блок памяти, блок коррекции, блок сравнения, первыйкоммутатор и счетчик, счетный вход которого и входы синхронизации адресного блока, первого сдвигового регистра, блоха обращения и блока обнаружения оыибок объединены и являются 2 О входом синхронизации устройства, входы сброса счетчика, адресного блока и блока обнаружения ошибок объединены и являются одноименным входом устройства, вход запуска блока обращения 25 является одноименным входом устройства, входы записи-чтения блока памяти, адресного блока и блока обращения объединены и являются одноименным входом устройства, выход блока обра щения соединен с входом выборки бло,ка памяти, адресный вход которого под. клюцен к выходу адресного блока, первый информационный вход адресного блока и информационный вход блока об,рацения подключены к выходу счетчика, второй информационный вход адресного блока и первый вход блока сравнения объединены и являются адресным входом устройства, выходы блока памяти 4 О и первого коммутатора соединены соответственно с первым и вторым входами блока коррекции, выход которого является первым информационным выходом устройства, первый информационный яход первого коммутатора подключен к выходу блока сравнения, информационный вход первого сдвигового регистраявляется первым информационным входом устройства, о т л и ц а ю щ е ес я тем, что, с целью расширенияфункциональных возможностей устройства за счет обеспечения кодированияинформации, в него введены второй итретий коммутаторы и второй сдвиговыйрегистр, причем информационный входблока памяти соединен с выходом второго коммутатора, первый информационный вход которого соединен с выходомпервого сдвигового регистра, второйинформационный вход второго коммутатора является вторым информационнымвходом устройства, информационныйвход второго сдвигового регистра соединен с выходом блока памяти, выхоДвторого сдвигового регистра соединенс первым информационным входом третьего коммутатора, второй информационныйвход которого соединен с первым информационным входом устройства, управляющие входы блока обнаружения ошибок,второго и третьего коммутаторов и блока обращения объединены и являютсявходом задания режима устройства, выход третьего коммутатора соединен синформационным входом блока обнаружения ошибок, первый, второй и третийвыходы блока обнаружения ошибок подключены соответственно к второму входу блока сравнения, второму информационному и управляоцему входам первогокоммутатора, третий и четвертый выходы блока обнаружения ошибок являютсясоответственно выходом "Ошибка" и вторым информационным выходом устройствауправляющий и синхронизирующий входывторого сдвигового регистра соединенысоответственно с выходом блока обращения и входом синхронизации устройства,. управляющий вход блока обращениясоединен с входом сброса устройства.83 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,Заказ 285ВНИИПИ Государстве11 Тираж ого комите 35, Москва по изж,Подписноеретениям и открытиям при ГКНТ СССР ушская наб д. 1/5