Устройство для оценки качества передачи дискретных сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУ БЛИН 191 ( ПИСА А ВТОРСКОМ ЕЛЬСТВУ 2.Иинкин8.8)тельствоВ 3/46,льство СЛ 3/14,82. СР 98 КАЧЕСТВ АЛ лектроирение тся к- растей. стройсчи сиг 1 ошиз.п. ф-лы, 2 ил. и ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(54) УСТРОРСТВО ДЛЯ ОЦ ПЕРЕПАЧИ ДИСКРЕТНЫХ СИ (57) Изобретение откос связи, Цель изобретени функциональных возможн тво для оценки качеств налов содержит блок выд И 4 Н 04 В 3/46 Н. 04 Е БРЕТЕНИЯ бок, формирователь 2 тактовых импульсов, счетчик 3, блок памяти 4, блоквычислений 5, таймер 6, блок управления 7, измеритель 8 длины пакета,состоящий из делителя 16 частоты,мультиплексора 17 и счетчика 18, регистр 9, измеритель 10 паузы, состоящий иэ делителя 19 частоты, мультиплексора 20 и счетчика 21, триггер11, эл-т задержки 12, формирователь13 коротких импульсов, эл-т 1 ИИ 14и формирователь 15 адреса. Цель достигается путем измерения распределения длин пакетов ошибок и пауз междуними. Устройство по пп, 2 и 3 ф-лыотличается выполнением измерителейИзобретение относится к электросвязи и может быть использовано для исследования статистических характеристик потоков ошибок в цифровых5 системах передачи,Пель изобретения - расширение функциональных возможностей путем обеспечения измерения распределения длин пакетов ошибок и пауз между ними еНа фиг.1 приведена структурная электрическая схема предлагаемого устройства; на фиг.2 - временные диаграммы, поясняющие его работу. 5 40 Устройство для о 1 енки качества передачи сигналов содержит блок 1 выделения ошибок, формирователь 2 тактоьо. импульсов, счетчик 3, блок 4 памяти, блок 5 вычислений, таймер 6, 20блок 7 управления, измеритель 8 длиныпакета, регистр 9, измеритель 10 паузы, триггер 11, элемент 12 задержки,Формирователь 13 коротких импульсов,элемент ИЛИ 14 и Формирователь 15 адреса, причем измеритель 8 длины пакета содержит делитель 16 частоты,мультиплексор 17 и счетчик 18, аизмеритель 10 пауз содержит делитель 19 частоты, мультиплексор 20и счетчик 21.Устройство работает следующимобразом,Исследуемый сигнал поступаетоцновременно на входы формирователятактовых импульсов и блока 1 выделения ошибок, на выходах которыхобразуются соответственно тактовые импульсы (фиг.2 А) и импульсыошибок (фиг,2 Б). Состояние исследуемого сигнала (" Ошибки" или "Пауза ") Фиксирует триггер 11, длячего на один его вход поступаютимпульсы ошибок, переводящие триггер11 в нулевое состояние, а на другой 45вход поступает импульс, отмечающиймомент времени, отстоящий отпоследней ошибки пакета на защитный интервал ь (Фиг.2 В).Длительность пакета ошибок определяется в измерителе 8. На его входпоступают тактовые импульсы, подсчеткоторых в делителе 16 возможен только при нулевом состоянии триггера 11(режим "Ошибки" ). В исходном состоя 55нии на выходах счетчика 18 установлены уровни 000, При этом включен первый мультиплексор 17, При первой ошибке с первого выхода делителя 16 через мультиплексор 17 на вход счетчика18 поступает импульс, который переводит его в состояние 001 и, следовательно, переключает мультиплексор17 на второй вход. По мере поступления тактовых импульсов на выходахделителя 16 поочередно появляютсяимпульсы (или потенциалы), отмечающие прохождение второго, четвертого,восьмого и т.д. тактового импульса.Каждый импульс (потенциал) переводитсчетчик 18 в следующее состояние иодновременно открывает следующий входмультиплексора 17. Таким образом, навыходе счетчика 18 Формируется код,отображающий в логарифмическом масштабе (по основанию 2) количество прошедших тактовых импульсов.Предложенная реализаиия измерителя8 обеспечивает сжатие информации одлительности пакетов с целью упрощения аппаратной реализации устройстваи программного обеспечения, Хотя приэтом увеличивается погрешность измерения пакетов большой длительности,зато обеспечивается эффективное использован.е ячеек блока 4 памяти иоблегчается последующая обработкарезультатов измерений. При другихвариантах построения измерителя 8зависимость его выходного кода отколичества тактовых импульсов, соответствующих длительности пакета,может быть дпугая,Регистр 9 фиксирует значение выходного кода измерителя 8 в каждыймомент прохождения ошибки, тем самымобеспечивается текущая регистрациядлительности пакета независимо отналичия правильно принятых символоввнутри пакета ошибок. По окончаниипакета ошибок информация о его длительности сохраняется в регистре 9до поступления следующего пакета,Подсчет длительности паузы осуществляется в измерителе 10, к оторыйпостроен и функционирует аналогичноизмерителю 8. Однако импульсы на выходах делителя 19 отмечают прохождение, например, сотого, тысячногои т.д. тактового импульса, что обеспечивает еще более плотное представление информации о длительности паузы.Импульсы ошибок поступают на управляющий вход измерителя 10 и устанавливают делитель 19 в нулевое состояние, После каждой ошибки иэмерищие операции: перенесение значения записанной ранее суммы пакетов (или пауз) данной длительности иэ блока 4 памяти в счетчик 3 (режим параллельной записи в счетчик 3 задается импульсами фиг.2 Г); прибавление единицы к записанному значению (режим "Счет" осуществляют импульсы фиг,2 Л); запись полученной суммы в те же ячейки блока 4 памяти (под управлением импульсов фиг.2 Ж).Окончание цикла измерений (1 с или др.) определяется выдачей импульса с таймера 6. К этому моменту гго ячейкам блока 4 памяти распределена инФормация о зафиксированных пакетах и паузах. Эта инфорь.ация пР- реносится для последующей обработки в блок 5 вычислений, Одновременно проводится очистка ячеек блока 4 памяти. После поступления с таймера 6 управляющего импульса блок 5 вычислений начинает вырябятивять слепующие сигналы: упрявляющий сигнал (фиг.2 Е), переключающий формирователь 15 и устанавливающий в нулевое состояние счетчик 3; коды адресов запряшивяемьгх ячеек памяти, которые по тупают ня адресные входы блока 4 памяти через формирователь 15 адреса; сивнял стиряния в виде последовательности импульсов, каждый из которых появлггется перед выдачей следующего кода адреса с блока 5 вычислений.Сигнал фиг.2 Е поступает ня первый управляющий вход Формировятеля 15 непосредственно, а на второй - через элемент 11 ЛИ 14. При этом обегг 1 ечивается прохождение через формирователь 15 адресных кодов с блока 5 вьгчисггсний.По каждому адресному коду блок 4 памяти выдает на информгнионвие входи блока 5 вычислений соответствуюгчее значение суммы пякетов (или пауз), После принятия этой инФормации код адреса еще некоторое время не меняется, при этом с блока 5 вычислений на второй вход блока 7 поступает импульс стирания, которьпг в нем инвертируется и включает режим записи блока 4 памяти. В ячейки блока 4 памяти записивается нулевое состояние, тяк кяк няустановочный вход счетчика 3 ггпдянсигнал сброса (Фиг.2 Е). Таким образом, ячейки блока 4 памяти по этомуадресу подготовлены к следующему циклу измерений. Затем с блока 5 выдается следующий код адреса. 5 1525923 6 тель 10 начинает подсчет тактов. Ес-ли ошибок больше нет, то наступлениесостояния "Пауза" отмечается появлением потенциала (Или импульса) науправляющем выходе измерителя 10 че 5рез защитный интервал после ошибки.Затем измеритель 10 продолжает отсчет тактовых импульсов, и на еговыходе присутствует код, соответствующий длительности паузы в логарифмическом масштабе (по основанию 1 О).При поступлении следующей ошибкиинформация в счетчике 21 стираетсяне сразу, а через интервал времени9, задаваемый элементом 12 задержки,после обнуления триггера 11. Это необходимо для записи информации обизмеренной длительности паузы. Сброссчетчика 21 осуществляет короткий 20 импульс с формирователя 13.В течение каждого цикла измерения(например, 1 с) информация об измеренных длительностях пакетов ошибоки пауз накапливается в блоке 4 памя ти, для чего в нем предусмотренотребуемое количество ячеек памятидля хранения сумм пакетов и паузвсех диапазонов длительности, причемкоды длительностей пакетов (с выхода регистра 9) и коды длительностейпауз (с выхода измерителя 10) являются адресами соответствующих ячеекпамяти.Через формирователь 15 адреса коддлительчости пакета (или паузы) подается на блок 4 памяти, при этом наего выходы поступает значение суммыпакетов (или пауз) дачной длительности, записанной ранее. По мере40 изменения кода длительности пакетав регистре 9 (или паузы в счетчике21) соответственно изменяется и адресный код. Таким образом, к моменту окончания каждого состояния навыходах блока 4 памяти установленозаписанное ранее значение суммы пакетов (или пауз) той же длительности, что и измеренная в данный момент, При изменении состояния исследуемого счгнала это значение суммына некоторое время сохраняется навыходах блока 4 памяти, так как формирователь 15 переключается сигналомс выхода элемента 12 задержки черезэлемент ИЛИ 14.При каждом изменении состоянияконтролируемого сигнала эа время 0последовательно выполняются следую 1525923Эти операции выполняются до тех пор, пока содержимое всех ячеек блока 4 памяти не будет перенесено в блок 5 вычислений, и все они не будут подготовлены к следующему циклу измерений. После этого устройство продалжит работу в режиме измерения пакетов и пауз,В блоке 5 вычислений в соответствии с заданным алгоритмом осуществляется обработка результатов измерений с целью определения закономерносФей появления и группирования ошибок в исследуемом дискретном канале. Результаты обработки регистрируются н форме таблиц, графиков на соответствующих приборах, сопряженных с процессором блока 5.20формула изобретения 1. Устройство для оценки качества передачи дискретных сигналов, содержащее блок выделения ошибок, таймер, 25 формирователь адреса и последовательно соединенные формирователь тактовых импульсов, вход н выход которого соединен соответственно с сигнальным и тактовым входами блока выделения ошибок, блок управления, счетчик, блок памяти и блок вычислений, адресные и управляющий входы и выходы блока памяти соединены соответственно с выходами формирователя адреса, с вторым выходом блока управления и35 с входами параллельной записи счетчика, о т л и ч а ю ц е е с я тем, что, с целью расширения функциональных воэможностей путем обеспечения измерения распределения длин пакетов ошибок и пауз между ними, введены формиронатель коротких импульсов, измеритель паузы, последовательно соединенные измеритель длины пакета и регистр и последовательно соединенные триггер, элемент задержки и элемент ИЛИ, при этом выход блока выделения ошибок подключен к первому управляющему входу измерителя паузы, к управляющему входу регистра и к входу50 установки триггера, выход которого подключен к управляющему входу измерителя длины пакета и к второму входу блока управления, третий вход которого соединен с выходом55 элемента задержки и с входом формирователя коротких импульсов, выход которого подключен к второму управляюцему входу измерителя паузы, сигнальный вход которого соединен с сигнальным нходом измерителя длины пакета и с первым входом блока управления, третий выход которого подключен к входу разрешения счета счетчика, установочный вход которого соединен с первым управляющим выходом блока вычислений, с первым управляющим входом формирователя адреса, с четвертым входом блока управления и с вторым входом элемента ИЛИ, выход которого подключен к второму управляющему входу формирователя адреса, первый, второй и третий сигнальные входы которого соединены соответственно с выходом регистра, с сигнальным выходом измерителя паузы, управляющий выход которого подключен к входу сброса триггера, и с адресным выходом блока вычислений, вход меток времени и выход стираний которого соединены соответственно с ныло. дом таймера и с пятым входом блока управления.2, Устройстно по п.1, о т л и ч а ю щ е е с я тем, что измеритель длины пакета выполнен н ниде после. донательно соединенных делителя частоты, мультиплексора и счетчика, выход которого соединен с управляющим входом мультиплексора и является выходом иэмерителя длины пакета, сигнальным и управляющим входами которого являются соответственно сигнальный нход делителя частоты и установочный вход счетчика, соединенный с установочным входом делителя частоты,3. Устройство по п.1, о т л и - ч а ю ц е е с я тем, что измеритель паузы выполнен в виде последовательно соединенных делителя частоты, мультиплексора и счетчика, выход которого соединен с управляюцим входом мультиплексора и является сигнальным ныходом измерителя паузы, управляющим выходом, сигнальным и первым и вторым управляющими входами которого являются соответственно соответствующий выход, сигнапьный и установочный входы делителя частоты и установочный входсчетчика.152592. Составитель В.Слепаков Техред И,Ходанич Корректор Т.Палий Редактор Т.Лазоренко Заказ 7246/56 Тирал 626 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС( Р 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагаринл, 1