Запоминающее устройство с самоконтролем

(19) (1 и 4 С 11 С 29/О ЕН ко го откачение на вследстоздеиствия Факторов На блок-схем (ЗУ) с са- структуря устройпредо уст ставл запоминающмоконтроленая схема оиствог. 2равлени на л тва. Устройстопитель 1 г. 1) сгичный и во Ф ержит нототипу нал ГОСУДАРСТВЕННЫЙ НОЧИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ПИСАНИЕ ИЗ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССРВ 951406, кл. С 11 С 29/00, 1980,Угрюмов Е.П. Элементы и узлы ЭЦВМ,М,: "Высшая школа", 1976,Авторское свидетельство СССРВ 1249592, кл. С 11 С 29/00, 1985.(57) Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах. Цель изобретения - повышение надежности устройства за счет использования информационной избыточности современныхБИС ЗУ. Устройство содержит накопитель с удвоенной информационной емкостью, регистр адреса, регистр заИзобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах,Цель изобретения - повышение на" дежности устройства за счет исправления ошибок, возникающих при отказе трех БИС (две БИС в одной половине накопителя, одна - в другой), а также множества ошибок большей кратности и предотвращения накопления писывающего числа, регистр считываемого числа, блоки передачи записываемого числа, блоки преобразованиязаписываемого числа, блок преобразования адреса и блок 20 преобразования считываемого числа, блокобнаружения и исправления ошибок,блоки дешифрации ошибок, блок управления, распределители импульсов,формирователь сигналов ошибки, Взапоминающее устройство с самоконтролем на БИС, имеющих информационную емкость, в два раза превышающуюнеобходимую для решения задач, введено устройство обнаружения и исправления ошибок и блок управления.Прн этом обеспечивается воэможностьобнаружения ошибок любой кратности,исправление ошибок, возникших вследствие полного или части за трех БИС, а также ис копления ошибок, возник ие сбоев в результате нешних дестабилизирующихз,п.ф-лы, 2 ил,ошибок в накопителе путем записиисправленного кода числа обратноячейку с ложной информацией,та ИЛИ соединены соответственно стринадцатым входом синхронизациичтения блока управления и выходомседьмого элемента И, второй входкоторого соединен с пятым входомсинхронизации чтения блока управления, второй вход седьмого триггерасоединен с двенадцатым входом синхронизации чтения блока управления,второй вход шестого триггера соединен с десятым входом синхронизациизаписи блока управления, трЕтийвход обнаружения ошибок которогосоединен с вторым входом шестогоэлемента И, выход шестого элементаИЛИ соединен с шестым выходом блокауправления, второй вход первоготриггера соединен с выходом первогоэлемента ИЛИ,1522292 Составитель А.ЕремеевРедактор М,Товтин Техред М.Ходанич Корректор М. Самборск Подписи Тираж 558 ГКНТ СС ский комбин Производств зда Заказ 6970/5 НИИПИ Госуд твенного комитета по113035, Москва, Ж-З зобретениям и открытия Раушская наб., д. 4/5 Патент", г, Ужгород, ул. Гагарина, 1 О3 15222регистр 2 адреса, регистр 3 считываемого числа, блок 4 обнаружения иисправления ошибок, выполненный, например, в виде микросхемы К 555 ВЖ 1,использующий ход Хемминга, регистр 5записываемого числа, блоки .6,6передачи записываемого числа, каждый из которых содержит элементыИ 7,8, элемент ИЛИ 9, блоки 1010 мпреобразования записываемого числа,каждый из которых содержит трехвходовые элементы ИЛИ 11,1213, элементНЕ 14, блоки 15 15 преобразования адреса, каждый из которых содержит элементы И 16, 7, элемент ИЛИ 18,элемент НЕ Ф 9, блоки 20 20 преобразования считываемого числа, каждый из которых содержит элементыИ 21,22, элемент ИЛИ 23, элементНЕ 24 (где ш количество разрядов кода адреса, и - количество разрядовданных). Распределители 25, 25,26, 26 тактовых сигналов описаныв 12. Блоки 27, 27 дешифрации 25ошибки, каждый из которых содержитэлементы НЕ 28,29, элементы И 30,3 1,трехвходовый элемент И 32, функционально представляющие собой дешифратор, формирователь 33 сигналов ошибки содержит триггеры 34,35, элементИЛИ 36, элемент И 37, блок 38 управления.Блок 38 управления (фиг. 2) содержит триггеры 39-45, элементыИ 46-53, элементы ИЛИ 54-58, четы 35рехвходовые элементы И 59-61, трехвходовые элементы ИЛИ 62-63, трехвходовый элемент И 64, четырехвходовый элемент ИЛИ 65, элементы НЕ бб, 4067, триггер 68 с счетным входом,элемент 69 задержки, входы синхронизации записи, входы синхронизациичтения, входы обнаружения ошибок.ИнФормационные входы 70 устройства, адресные входы 72 устройства,вход 72 задания режима, вход 73 обращения, вход 74 записи/чтения, шина 75. "Таймер", информационные выходы 76, выход 77 сигнала "Готовность", выход 78 сигнала "Разрешение считывания", выход 78 сигналафОшибка 1,Устройство может работать в двух режимах: с коррекцией любой кратности с восстановлением данных в накопителе только при многократных ошибках и режиме повышенной надежности,т.е, с коррекцией ошибок любой кратности и восстановлением данных внакопителе при любой ошибке. Для реализации работы устройства в первомрежиме необходимо на вход 72 устройства подать признак режима "0". Первоочередная задача работы с устройством заключается в загрузке данныхв память. При каждом обращении кустройству сигналом "Запрос ЗУ" 73происходит установка, если это требуется, в исходное состояние триггеров.34, 36 и происходит запись врегистры 2 И 5 соответственно кодовадреса и входных данных с входов71, 70. Допускается .первое обращениек устройству производить при отсутствии сигнала "Готовность" на выхо. -де 77 блока управления 38.Одновременно с сигналом "ЗапросЗУ" процессор (на схеме не показано) устанавливает на входе 74 сигнал "Запись/чтение" равный "1", который поступает на накопитель 1 ина один из входов элемейта И 46,на другой вход которого поступаетсигнал "Запрос ЗУ" также равный "1"С выхода элемента И 46 сигнал устанавливает в состояние, соответствующее данному циклу (запись) триггер41, а через один из входов элементаИЛИ 63 устанавливает триггер первойзаписи 40 в единичное состояние,которое запускает распределительтактовых сигналов первой записи 25 .Сигнал с прямого выхода триггера41, находящегося в состоянии "1",приходит на второй вход элемента И 7каждого блока передачи записываемого числа .б и разрешает проход битовзаписываемого числа с регистра 5на вход блока преобразования занисываемого числа 10. Счетный триггер68 управляет блоком 10 и блоком преобразования адреса 15, подавая нанакопитель прямые данные и адресили инверсные, При считывании изполовины накопителя, определяемойинверсным значением адреса (где записаны данные в инверсном виде), происходит обратное преобразование .этихданных в прямой код в блоке преобразования считываемого числа, который управляется сигналами с выходатого же триггере 68,1Накопитель 1 выполняется из микросхем, имеющих емкость в два разабольше требуемой, Первая половина51522накопителя определяется прямым значением адреса и в нее записываютсяпрямые значения данных, вторая -инверсным значением адреса и данных,Запущенный распределитель тактовых сигналов первой записи 25, начинает последовательно вырабатыватьтактовые сигналы. Сигнал с первого(сверху) выхода "1" через элементИЛИ 55 снимает сигнал "Готовность"77 на триггере 39, этим сообщая,что устройство занято. Сигналом свторого выхода ("О) распределителя25, через элементы И 59 и 60 производится запись записываемого числав блок 4 обнаружения и исправленияошибки для формирования контрольныхбитов. Затем, через время необходимое для формирования контрольныхбитов, происходит запись данных иконтрольных битов в накопитель.Эта запись происходит в моментсигнала управления на третьем выходе "О" распределителя 25, , которыйназывается "Выбор кристалла" и через элемент И 61 поступает на соответствующий вход каждой БИС накопителя. Появившийся сигнал " 1" на четвертом выходе распределителя 25через элемент ИЛИ 65 устанавливаеттриггер 44 в состояние, которое запускает распределитель тактовых сигналов. 25 , Сигнал"1" с.пятого выхода распределителя 25 устанавливает триггер 40 в исходное состояние.Закончилась запись числа в одну изполовин накопителя (например, в первую) и начинается запись .во вторуюполовину,Сигнал с первого выхода "1" распределителя 25 через схему ИЛИ 62переводит триггер с счетным входом 68в противоположное состояние. Сигналыс выхода триггера устанавливают иавходах накопителя 1 инверсные значения адреса и данных, управляя соответственно блоками 15 и 10. Далее,сигналом "0" с второго выхода распределителя 25 происходит записьданных, находящихся на шине данных(выходы блока 10) в блок 4 для формирования контрольных битов. Затем,сигналом "0", появившемся через время, необходимое для Формированияконтрольных битов на третьем выходе,производится запись данньк и контрольных битов в накопитель. Сигналом"1" с четвертого выхода через схему 292 ИЛИ 54 устанавливается в единичное состояние триггер 39 и на вькоде 77вСустройства появляется сигнал Готовность", Сигнал " 1" с пятого выходаустанавливает триггер 44 в исходноесостояние,В режиме считывания устройство работает следующим образом.1 О 11 ри каждом обращении к устройствусигналом "Запрос ЗУ" с входа 73 происходит запись в регистр 2 кода адреса с входов 71. Одновременно сэтим сигналом на входе 74 устанавли 15 вается сигнал "Запись/чтение", равный "О", который запрещает прохождение сигнала "Запрос ЗУ" через элемент И 46, и, преобразовавшись в."1"на элементе НЕ 66, разрешает через20 элемент И 47 прохождение сигнала"Запрос ЗУ" на триггер 41 и устанавливает его в соответствующее положение. Второй (инверсный) выход этоготриггера, установившийся в состояние25 "1", подключает к блоку передачи записываемого числа информационныевыходы 76 регистра считываемого числа 3.Это необходимо, если при первомсчитывании будет обнаружена многократная ошибка и данные, полученныепри втором считывании из другой половины накопителя 1, потребуютсядля восстановления в первой половине накопителя истинного числа.35Одновременно с выхода элементаИ 47 сигнал устанавливает триггерпервого считывания 42 блока 38 в единичное состояние, которое запускает40 распределитель тактовьк сигналовпервого считывания 261 . Одновременно с выхода этого триггера сигнал"1" поступает на один из входовэлемента ИЛИ 57, с выхода которого45 приходит на управляющий вход элемента ИЛИ 13 каждого блока преобразования записываемого числа 10 и переводит выход этого элемента в высокоимпендансное состояние.Распределитель 26 начинает формировать сигналы, управляющие устройством, Сигнал " 1" с первого выходачерез один из входов элемента ИЛИ 55поступает на второй вход триггера 39и снимает на выходе устройства 7755сигнал Готовность , Одновременно11 1через элемент ИЛИ 56 устанавливаеттриггер 43 в исходное состояние,т.е. на выходе появляется сигнал"1" (если до этого он находился в противоположном состоянии), Сигнал"О" выбор кристалла), появившийсяна втором выходе распределителя 261, через элемент И 61 подается на соответствующий вход каждой БИС накопителя 1. Происходит считывание данных и контрольных битов из накопителя, Считанные данные и контрольные биты появляются на шине и соответственно на входах блока 4. Последовательно появившиеся сигналы "0" на третьем и четвертом выходах распредели. теля 264 произведут запись считанных данных,и контрольных битов вблок 4, который в свою очередь изсчитанных данных сформирует новые контрольные биты, сравнит их с контрольными битами из накопителя и выработает синдром ошибки, результатом которого на выходах блока 4 появятся или не появятся) флаги ошибок. Состояния могут быть следующие: "О" на обоих выхода - нет ошибок, 1" на первом, "О" на втором выходе - однократная ошибка, "0" на первом "1" на втором выходе - многократная ошибка Эти Флаги йоступают на блоки депкфрации ошибки 271 и 27,которые представляют собой дешифратор. Стробирующии сигналом блока .27 является сигнал с восьмого выхода распределителя 26 . Далее этот сигнал,. в зависимости от состояния Флагов, может появиться при. отсутствии ошйбок - иа выходе элемента И 32. . Далее этот сигнал поступит на вход ,эпемента И 51, второй вход которогозакрыт "0", установленным на входе 72 и дальнейших действий не совершит; при однократной ошибке - на выходе элемента И 3 1, Этот сйгнал ие пройдет дальше элемента И 49, который по другому входу закрыт тем же сигналом с входа 72; при многократной некорректируемой) ошибке - на выходе элемента И 30, В том случае необходимо обращение к второй половине накопителя.1В первых двух случаях окончаниецикла чтения одинаково. Сигнал, появляется на пятом выходе распределителя 26 , через элемент И 50 навторой вход которого подана " 1", с выхода триггера 43 через один из55 входов элемента ИЛИ 58 произойдетзапись считываемого числа в регистр 3. Если работа в данном цикле велась с первой половиной, т,е. данныебыли записаны в коде, то и черезблоки преобразования считываемогочисла 20 они пройдут в прямом коде.Это определяет триггер 68, которыйуправляет блоками 10, 15,20 одинаково,Затем через элемент задержки 69 сигнал появится на выходе устройства 78,который означает разрешение считывания информации с выходов 76 устройства, Сигнал с шестого выхода распределителя 26-1 приходит на элементИ 64, на двух других входах которогонаходятся "1", так как триггер 43находится в единичном состоянии и11 110 , установленный на входе 72 через элемент НЕ 67, поступает "1" наэлемент И 64. С выхода этого элемента сигнал через один из входов элемента ИЛИ 54 устанавливает триггер39 в единичное состояние и на выходеустройства появляется сигнал "Готовность", Сигнал с седьмого выходараспределителя 26 через элемент .ИЛИ 56 подтвердит состояние " 1" навыходе триггера 43 и произведетсброс триггера 42,В третьем случае (прн многократной ошибке) сигнал, появившийся навыходе элемента И .30, установиттриггер 43 в нулевое состояние, "0"на выходе этого триггера закроетэлемент И 64, тем самым запретитустановку сигнала "Готовность", азапретом на элементе И 50 не разрешит прохождение строба и в регистрсчитываемого числа н, следовательно,на выходах 76 не появится искаженнаяинформация, а на выходе 78 не появится сигнал "Разрешение считыва"1ния . Одновременно этот сигнал установит в единичное состояние триггер 35 Формирователя сигналов ошибки 33 и триггер 45, " 1", появившаясяна выходе триггера 45 через элементИЛИ 57 поступит на управляющий входэлемента ИЛИ 13 каждого блока 10 ипереведет выход этого элемента в высокоимпедансное состояние. Одновременно произойдет запуск распределителя тактовых сигналов второго считывания 26Сигнал с первого выхода распределителя 26 через элемент ИЛИ 62переведет счетный триггер 68 в противоположное предыдущему состояние,тем самым произойдет обращение кдругой половине накопителя; если " 1"35 установится на втором выходе этого триггера, то на накопитель будет подано инверсное значение адреса. Код адреса, зафиксированный на регистре 2, инвертируется элементом НЕ 19 каждого блока 15 к через элемент И 17 (так как на второй вход этого элемента подана " 1"), элемент ИЛИ 18 установится на входах накопителя. Известно, что в, половине, определяемой инверсным значением адреса, записаны данные также в инверсном виде, следовательно, при считывании нх нужно обратно проинвертировать. Это происходит в блоке 20, который работает аналогично блокам 15 и 10. Сигнал "0" "Выбор кристалла", появившийся. на втором выходе распределителя 26, через элемент И 61 подает ся на соответствующий вход каждой БИС накопителя 1Происходит считывание данных и контрольных битов аналогично первому считыванию, Считанные данные и контрольные биты появляются на входе каждой БИС накопителя 1, а следовательно, и на входах блока 4. Последовательно появившиеся сиг-налы "0" на третьем и четвертом выходах распределителя 26 произведут запись считанных данных и контрольных битов в блок 4, которое в свою очередь из считанных сформирует новые контрольные биты, сравнит их с контрольными битами считанными из1накопителя, и выработает синдром ошибки, результатом которого, как и при первом считывании, ка выходах блока 4 появятся флаги ошибок. Эти Флаги, а также сигнал с шестого выхода распределителя 26 , которые приходят на блок 27 , определяет дальнейшую работу устройства. Появившийся сигнал "1" на первом снизу) выходе блока 27 указывает на отсутстВие ошибки второго считывания, Если этот сигнал появился на втором . выходе - однократная ошибка второго считывания. В этих случаях окончание цикла считывания одинаково. В первом случае сигнал непосредственно поступает на один иэ входов элемента ИЛИ 65, во втором - через открытый элемент И 53 (который открыт по второму входу "1" с выхода элемента НЕ 67) также на вход элемента ИЛИ 65, Далее с выхода этого элемента сигнал установит триггер 44 в состояние "1", тем самым произойдет запуск распределителя 25Одновременно сигнал с шестого выхода распределителя 26 через один иэ входов элемента ИЛИ 58 произведет запись данных в регистр 3 считываемого числа, которые к этому времени установятся на его входах. А через элемент задержки 69 установится на выходе устройства 78 в виде сигнала "Разрешение считывания", Сигнал с пятого выхода распределителя 26 установит триггер 45 в исходное состояние, тем самьи закончится цикл считывания.Записанные в регистр 3 даньые появятся на информационных выходах 76, Одновременно через открь 1 тый элемент И 8 блока 6 (так как триггер 41 находится в состоянии, соответствующем циклу считывания и на втором его выходе "1") они поступят на блок 10 и далее на накопитель, Это необходимо для того, чтобы произвести в первую половину накопителя верного значения данных, так как при первом считывании обнаруженамногократная ошибка и ее необходимо в накопителе откорректироватьЗапущенный раснределитель 25 произведет эту запись. Процедура записи описана выше.Если при втором считывании определена многократная ошибка, то сигнал появится на третьем (снизу) выходе блока 27 , который установит триггер 34 блока ошибки 33 в состояние "1", а так как при первом считывании бала тоже многократная ошибка, которая установила триггер 35 в состояние 0", произойдет совпадение двух "1" на элементе И 37. и на выходе устройства 79 появится сигнал Ошибка сообщающий о некорректируемой ошибке. В этом случае в регистр считываемого числа 3 все же произойдет запись данных с ошибкой и дальнейшее решение принимает процессор (не показан) .Для снятия сигнала "Ошибка" на выходе 79 необходимо обратиться к устройству, т.е. подать сигнал "Заорос ЗУ" на вход 73,Сигнал "Таймер" на входе 75 через один из входов элемента И 48, ИЛИ 62 подается на вход счетного триггера 68 и тем самым обеспечивает подключение через равные промежутки времени обеих половин накопителя 1. Это22292 10 20 30 35 40 45 50 55 11 15производится для того, чтобы не допустить накапливание ошибок в каждойполовине накопителя и своевременноее обнаружить и исправить.Действие сигнала "Таймер" блокируется отсутствием сигнала "Готовность" на выходе 77, т.е. в момент,когда есть обращение к устройству.Выводы о работе устройства вданном режиме. В цикле записи происходит запись поочередно в первую ивторую половины накопителя, т.е.,.,затрачивается двойное время обращения к ЗУ. В цикле считывания алгоритм работы следуюпрюй: если отсутствует при первом считывании многократная ошибка, то затрачиваетсявремя одного обращения; при многократной ошибке первого считыванияследует второе считывание из другойполовины накопителя, если при этомотсутствует многократная ошибка,то производится цикл записи в пер-вую половину (где была .обнаруженамногократная ошибка) для восста. новления верного кода данных, т.е.суммарно затрачивается тройное время обращения к ЗУ; если и при втором считывании обнаружена многократная ошибка, то процессору илиустройству, обратившемуся к ЗУ, выдается неверная информация, но выставляется сигнал "ошибка" для принятия определенного решения,Данный режим работы не защищаетнакопитель от накопления сбоев,так как производит восстановлениеданных в накопителе только при многократной ошибке. С течением времени сбои от р, - частиц и другие могут привести к наличию в обоих половинах многократных неисправляемых, ошибок, что исключит дальнейшееиспользование устройства ЗУ без новой загрузки (прочистки) накопителя,Работа устройства в режиме повышенной надежности .Формирование сигналов управлениянакопителем 1 в циклах записи и считывания осуществляется четырьмяраспределителями тактовых сигналов;первой записи 25 , второй записи25 , первого считывания 26 , второго считывания 26 . Функционирование этих распределителей описано выше. Описание работы устройства в режиме повышенной надежности целесообразно провести в рамках передачи управления между этими четырьмя распределителями.Для реализации режима повышенной надежности необходимо на вход 72 по 1 11дать 1, следовательно, откроются элементы И 49, 51, 52 и через элемент НЕ 67 закроются - И 53, 64. На вход 75 устройства подается "О"Цикл записи не отличается от описанного в первом режиме, т.е. записи в одну половину накопителя происходит запись инверсного числа в другую, определяемую инверсным кодом адреса.Цикл первого считывания происходит аналогично первому режиму, а передача сигНалов управления осуществляется иначе. При отсутствии ошибки первого считывания через открытый элемент И 51 передается управление распределителю тактовых сигналоввторой записи, 25 , которая производит запись соответствующего кодачисла в другую половину накопителя 1,эта осуществляется для восстановления возможных сбоев в коде числа в другой (резервной) половине накопителя, Кроме того, сокращается общее время обращения к ЗУ, следовательно,сигнал разрешения считывания 78 появится после первого безошибочного считывания, а сигнал "Готовность" 77 после цикла записи в другую половину накопителяПри возникновении однократной ошибки первого считывания управление передается уже распределителю первой записи 25 , а после второй 25 Это необходимо для того, чтобы восстановить число, в котором быпа обнаружена однократная ошибка, и исключить возможные ошибки во второй (резервной) половине, т,е. сигнал разрешения считывания 68 появится через время первого считывания, а "Готовность" 77 после двух циклов записи.При многократной ошибке первого считывания происходит (как и в первом режиме) передача управления распределителю тактовых сигналов второго считывания 26-1, в процессе которого также может произойти три варианта наличия ошибок,Отсутствие ошибки второго считы" вания. Происходит передача управления на распределитель второй записи 25 для восстановления числа, хранящегося в половине накопителя изМногократнаяошибка второго считывания. Устройство работает .как и впервом режиме на информационные входы 76 выдается информация с ойибкой,25но на выходе 79 устанавливается флаг"Ошибка",формула из обретенияЗО 1. Запоминающее устройство с .самоконтролем, содержащее накопитель, регистр адреса, регистр записываемого числа, регистр считываемого чис- ла, блоки преобразования записываемого числа, блоки преобразования адреса, блоки преобразования считьваемого числа, формирователь сигнала ошибки, причем вход записи регистра адреса является входом обращения устройства и соединен с входом записи регистра записываемого числа и первым входом формирователя сигналов ошибки, входы регистра адреса явля ются адресными входами устройства, выходы регистра адреса соединены с первыми входами блоков преобразования адреса, выходы которых соединены с адресными входами накопителя, вход записи-чтения которого является :соответствующим входом устройства, вторые и третьи входы блоков преобразования адреса соединены соот-. ветственно с вторыми и третьими входами блоков преобразования .считыва 55 емого числа и блоков преобразования записываемого числа, выходы блоков преобразования записьваемого числа которой быпо первое считывание с мно гократной ошибкой. Сигнал разрешения считывания 78 появится через время, затраченное на два считывания, "Готовность" 77 еще через время, затраченное на одну запись.Однократная ошибка второго считывания. Управление передается через открытый элемент И 52 на распределитель 25, первой записи, а затем второй 25 , Происходит восстановление чисел в первой и второй половинах накопителя, в первой многократная ошибка, во второй - однократная. 15 Сигнал разрешение считывания 78 устанавливается через время, затраченное на два считывания, а готовность 77 еще через время, затраченное на две записи,: 20 соединены с информационными входамивыходами накопителя, с первыми входами блоков преобразования считываемого числа, выходы которых соединеныс информационными входами регистрасчитываемого числа, выходы регистрасчитываемого числа являются информационными выходами устройства, информационные входы регистра записываемого числаявляются информационными входами устройства, о т л и ч аю щ е е с я тем, что, с целью повышения надежности устройства, в неговведены блок управления, четыре распределителя тактовых сигналов, блокобнаружения и исправления ошибок,блоки передачи записываемого числа,первый и второй блоки дешифрацииошибки, причем первые и третьи входы блоков передачи записываемого числа соединены с выходами регистра записьваемого числа и соответствующими выходами регистра считываемогочисла, вторые и четвертые входы блоков передачи записываемого числа соединены соответственно е восьмым и Седьмым. выходами блока управления, выходы . блоков. передачи записываемого числа со-единены с первыми входами блоковпреобразования записываемого числа,первый и второй выходы блока обнаружения и исправления ошибок соединены соответственно с вторыми итретьими входами блоков дешифрацииошибки, первый и второй входы блока обнаружения и исправления ошибок соединены с девятым и десятым выходами блокауправления, входы-выходы информационных ресурсов блока обнаруженияи исправления ошибок соединены синформационными входами-выходамн накопителя, входы-выходы контрольных разрядов блока обнаружения и исправления ошибок соединены с входами-выходами контрольных разрядов накопителя, восьмой выход третьего распределителя тактовых сигналов соединен с первым входом первого блока дешифрации ошибки, первый, второй, третий выходы которого соединены соответственно с первым, вторым и третьим входами признаков ошибок блока управления, шестой выход четвертого распределителя тактовых сигналов соединен с тринадцатым входом синхронизации чтения. блока управления ,и с третьим входом второго блока дешифрации ошибки, первый выход которого соединен с вторым входом форми 15 152229250 рователя сигналов ошибки, а второй и третий выходы соединены соответственно с четвертым и пятым входами признака блока управления, второй выход блока управления соединен с5 входом первого распределителя тактовых сигналов, выходы с первого по пятый которого соединены соответственно с первого по пятый входами син О хронизации записи блока управления, третий выход блока управления соединен с входом третьего распределителя тактовых сигналов, выходы с пер.вого по седьмой которого соединены соответственно с первого по седьмой входами синхронизации чтения блока управления, шестнадцатый выход блока управления соединен с входом второго распределителя тактовых сигналов, .выходы с первого по четвертый которого соединены соответственно с шестого по девятый входами синхронизации записи блока управления, пятый . вь 1 ход второго распределителя такто вых сигналов соединен с десятым входом синхронизации записи блока управления и четвертым входом формирователя сигналов ошибки, четырнадцатый выход блока управления соединен фЗО с входом четвертого распределителятактовых сигналов, выходы с первого по пятыйкоторого соединены соответственно свосьмого по двенадцатый входамисинхронизации чтения блока управления,четвертый выход блока управления соединен с третьими входами блоковпреобразования записываемого числа,пятый выход блока управления соединен с вторыми входами блоков преобразования записываемого числа, шес той выход блока управления соединен с четвертым входом блоков преобразования записываемого числа, один, надцатый выход блока управления соединен с входом записи регистра считываемого числа, тринадцатый вы.ход блока управления соединен с входом выборки накопителя, пятнадцатый 1выход блока управления соединен с :третьим входом формирователя сигнала ошибки, выход которого является выходом ошибки устройства, первый и двенадцатый выходы блока управления являются соответственно выходами готовности и разрешения считы 55 вания устройства, входы режима и таймера блока управления являются соответствующими входами устройства, входы обращения и чтения-записи блока управления являются соответствующими входами устройства.2, Устройство по п, 1, о т л ич а ю щ е е с я тем, что каждый блок передачи записываемого числа содержит первый и второй элементы И, элемент ИЛИ, выход которого является выходом блока, а входы подключены к выходам первого и второго элементов И, первый и второй входы первого элемента И являются соответственно первым и вторым входами блока передачи записываемого числа, третьим и четвертым входами которого являются соответственно первый и второй входы второго элемента И.3, Устройство по п. 1, о т л ич а ю щ е е с я тем, что формирователь сигналов ошибки содержит первый и второй элемент ИЛИ и элемент И, выход которого является выходом формирователя сигнала ошибки, входы элемента И соединены с выходами триггеров, первый и второй входы первого триггера являются соответственно первым и вторым входами формирователя сигналов ошибки, первый вход второго триггера является третьим входом формирователя сигналов ошибки, второй вход второго триггера соединен с выходом элемента ИЛИ, входы которого соединены соответственно с первым и четвертым входами формирователя сигналов ошибки.4, Устройство по и, 1, о т л и-ч а ю щ е е с я тем, что блок управления содержит первый - седьмой триггеры, первый - двенадцатый элементы И, триггер со счетным входом, первый - восьмой элементы ИЛИ, первый и второй элементы НЕ и элемент задержки, причем прямой и инверсный выходы триггера со счетным входом соединены соответственно с четвертым и пятым выходами синхронизации записи блока управления, вход триггера со счетным входом соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с шестым входом синхронизации записи и восьмым входом синхронизации чтения блока управления, а третий вход соединен с выходом второго элемента И, второй вход которого соединен с входом таймера блока управления, первый22292 50 55 15 вход второго элемента И соединен с первым выходом блока управления и выходом первого триггера, второй вход первого триггера соединен с выходом второго элемента ИЛИ, первый вход которого соединен с первым входом синхронизации записи блока управления, второй вход второго элемента ИЛИ соединен с первым входом синхронизации блока управления и первым входом четвертого элемента ИЛИ, второй вход которого соединен с седьмым входом синхронизации чтения блока управления и вторым входом второго триггера, первый вход второго триггера соединен с выходом третьего элемента И и вторым входом пятого триггера, первый и второй выходы которого соединены соответственно с седьмым и восьмым выходами блока управления, первый вход пятога триггера соединен с третьим входом пятого элемента ИЛИ 1и выходом первого элемента И, первый.вход которого соединен. с входом записи-чтения блока управления и входом первого элемента НЕ, выход первого элемента НЕ соединен с вторым входом третьего элемента И, первый вход которого соединен с входом обращения блока унравлення и вторым входом первого элемента И, выход четвертого. элемента ИЛИ соединен с первым входом третьего триг-. гера, второй вход которого соединен с первым входом обнаружения ошибки пятнадцатым выходом блока управления и с первым входом седьмого триггера, выход которогосоединен с четырнадцатым выходом блока управления и вторым входом шестого элемента ИЛИ, первый вход шестого элемента ИЛИ соединен с третьим выходом блока управления и вьюдом второго триггера, выход третьего триггера соединен с первым входом седьмого элемента И и третьим входом четвертого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, первый вход первого элемента ИЛИ соединен с девятым входом синхронизации записи блока управления, второй выход блока управления соединен с выходом четвертого триггера, первый вход которого соединен с выходом пятого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами 5 10 1.5 20 25 30 35 45 пятого и восьмого элементов И., второй вход четвертого триггера соединен с пятым входом синхронизациизаписи блока управления, первые входы пятого, шестого и восьмого элементов И соединены с входом режимаблока управления и входом второгоэлемента НЕ, выход которого соединен с первыми входами четвертого идевятого элементов И, вторые входы.которых соединены соответственно спятым входом синхронизации и пятымвходом обнаружения ошибок блока управления, вторые входы пятого ивосьмого элементов И соединены соответственно с вторым и пятым входамиобнаружения ошибок блока управления,шестнадцатый выход блока управления соединен с выходом шестого триггера, первый вход которого соединенс выходом седьмого элемента ИЛИ,первый и третий входы которого соединены соответственно с выходамидевятого и шестого элементов И, авторой и четвертый входы соединенысоответственно с.четвертым входомсинхронизации записи н четвертьювходом обнаружения ошибки блока управления, первый и четвертый входыдесятого.элемента И соединены соответственно с третьим и десятым входамн синхронизации чтения блока управления, первый и четвертый входыодиннадцатого элемента И соединенысоответственно с четвертым и одиннадцатым входами синхронизации чтения блока управления, вторые и третьи входы десятого и одиннадцатогоэлементов И соединены соответственно с вторым и седьмым входами синхронизации записи блока управления,выходы десятого и одиннадцатогоэлементов И соединены соответственно с девятым и десятым выходами блока управления, тринадцатый выходблока управления соединен с выходом двенадцатого элемента И, входыс первого по четвертый которого соединены соответственно с вторым и девятым входами синхронизация чтенияи с третьим и восьмым входами синхронизации записи блока управления,двенадцатый выход блока управления соединен с выходом элемента задержки, вход которого соединен с одиннадцатым выходом блока управления и выходом восьмого элемента ИЛИ, первый и второй входы восьмого элемен