Устройство для сопряжения двух эвм

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 51) 4 С 06 Г 1 Ъ ЪАБ; Б.,;:: ИСАНИ ТОР СИОМУ БРЕТЕНИЯ СВИДЕТЕЛЬСТВ о СССР1978.СССР1978,НИЯ ДВУ Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для сопряжения ЭВМ.Цель изобретения - повышение быстродействия устройства.На чертеже приведена структурная схема устройства.Устройство содержит блок 1 приемников, блок 2 передатчиков, блок 3 приемопередатчиков, регистр 4 адреса, счетчик 5 адреса, блок 6 оперативной памяти, элементы И 7 и 8, элементы И-НЕ 9 и 10, дешифратор 11 адреса, элемент И-НЕ 1 2, группу старших разрядов 13 и группу младших разрядов 14 внутренней магистрали, элементы НЕ 15 и 16, коммутатор 17, триггер 18, адресные шины 19 и 20, внутреннюю магистраль 21, группы входов 22 и выходов 23 устройства, группу входов-выходов 24 устройства, входы 25-32 устройства, выход 33 триггера .Рассмотрим работу устройства иа примере обмена массивами информации 8.383 и ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(54) УСТРОЙСТВб ДЛЯ СОПРЯЖЕЭВМ 01499360(57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных системахдля сопряжения ЭВМ. Целью изобретения является повышение быстродействия. Устройство содержит блок оперативной памяти, блок йриемников, блокпередатчиков, блок приемопередатчиков,регистр адреса, счетчик адреса, дешифратор адреса, коммутатор, триг-гер, два элемента И, три элементаИ-НЕ, два элемента НЕ.ип. между контроллером И 2 3 .85з состава первой ЭВМ типа "Электроника" и спецпроцессором, второй ЭВМ, подключаемым к группе входов- выходов 24 устройства.При этом группу входов 22 подключают к выходным информационным линиям контроллера И 2, группу выходов 23 - к входным информационным линиям контроллера И 2, вход 25 - к выходу разряда РСО регистра состояния контроллера, вход 31 - к выходу разряда РС 1, вход 26 - к линиям "Вывод", вход 27 - к линии "Ввод" контроллера И 2, Входы 28-31 подключают к управляющим цепям магистрали спецпроцессора, группу входов-выходов 24 - к информационно-адресным цепям магистрали спецпроцессора. Для приведения схемы в исходное состояние ведущее устройство (например, контроллер И 2) подает по входу 31 импульсный сигнал активного (низкого) уровня, устанавливая триггер 18 в состояние "0". При этом на нулевом выходе3 1499360 формируется сигнал высокого уровня, который поступает на управляющий вход коммутатора 17 и обеспечивает коммутацию сигналов по входам 28-30 на второй, первый, третий выходы коммутатора соответственно. Сигнал с нулевого выхода триггера поступает на разрешающий вход блока 3 приемо- передатчиков, переводя их в активное состояние.Сигнал с единичного выхода триггера низким уровнем поступает на вторые входы элементов И 8 .и 7, обеспечи. вая на их выходах сигналы низкого 5 уровня, которые блокируют блоки 1 и 2, т.е. устройство логически подключается к спеппроцессору. Спецпроцессор, получая возможность управления устройством, осуществляет загрузку 20 блока 6 массивом информации через блок 3, магистраль 21 и затем формирует импульсный сигнал активного (низкого) уровня на входе 32, переводящий триггер 18 в состояние "1" 25 и логически подключающий контроллер И 2 к устройству. Контроллер И 2 осуществляет считывание информации из блока 6 через внутреннюю магистраль 21 и блок 2 передатчиков, затем сиг налом по вкоду 31 возвращает устройство в исходное состояние.Рассмотрим более подробно процесс записи массива информации спецпроцессором. Магистраль процессора содержит 35 группу входов-выходов 24, обеспечивающих передачу в устройство адресных сигналов блока оперативной памяти и сигналов данных за счет разделения их во времени, а также сигналов управления по входам 28, 29, 30 и 32. Сигналы адреса блока 6 сопровождаются сигналом по входу 28, запаздывающим относительно них на время распространения от входов 24 до информационных 45 входов регистра 4 адреса и счетчика 5 адреса через блок 3 и магистраль 21,Впервой фазе обмена спецпроцессор устанавливает на входах-выходах 24 начальный адрес блока 6. При этом на входах 28-30 обеспечиваются пассивные (низкие) уровни сигналов, а на первом, втором.и третьем выходах коммутатора 18 - пассивные (высокие) уровни сигналов. Сигнал вы сокого уровня, проходя через элемент НЕ 16, обеспечивает блокировку элемента И 7 и осуществляет установку блока 3 в состояние коммутации информации с входов-выходов 24 на магистраль 21. Далее с задержкой относительно адресных сигналов спецпроцессор формирует импульсный сигнал высокого уровня по входу 28, при этом на втором выходе коммутатора 17 появляется импульсный сигнал низкого уровня, обеспечивающий запись адреса в регистр 4 и счетчик 5, одновременно блокируя элемент И-НЕ 9 по третьему входуМладшие разряды 4 адреса, записанные в счетчик 5 адреса, поступают на блок 6, обеспечивая адресацию нулевой ячейки. Старшие разряды 13 адреса, записанные .в регистр 4 адреса, поступают на вход дешифратора 11, который формирует активный сигнал высокого уровня на его выходе при обращении спецпроцессора к блоку 6 и пассивный низкий уровень при обращении спецпроцессора к другим устройствам на своей магистрали.Предположим, что в данной фазе происходит обращение к блоку 6, т.е. высокий уровень сигнала с выхода дешифратора 11 поступает на вторые входы элементов И-НЕ 9 и 1 О. После окончания сигнала по входу 28 спец- процессор снимает сигналы адреса входов-выходов 24 и во второй фазе обмена устанавливает на входах-выходах 24 первое информационное слово массива данных. Затем с задержкой на время распространения информации с входов-выходов 24 до входов-выходов блока 6 спецпроцессор формирует импульсный сигнал высокого уровня на входе 29. При этом на первом выходе коммутатора 17 формируется импульсный сигнал низкого уровня, который, поступая через элемент НЕ 16 на первый вход элемента И-НЕ 10, обеспечивает на входе записи-чтения блока 6 сигнал низкого уровня (код операции Запись" ). Кроме того, сигнал низкого уровня с первого выхода коммутатора 17 через элемент И-НЕ 1 2 обеспечивает низкий уровень сигнала на выходе элемента И-НЕ 9, сигнал с которого подается на стробирующий вход блока 6, обеспечивая запись первого информационного слова с магистрали 21 в блок 6 по нулевому адресу,При исчезновении импульсного сигнала (окончание записи) его задний (положительный) фронт осуществляет увеличение содержимого счетчика 545 50 514на единицу, обеспечивая подготовкуадреса следующей ячейки памяти. Затем спецпроцессор помещает на входы-выходы 24 следующее слово массива данных и формирует второй импульсный сигнал на входе 29, т.е.запись следующего слова осуществляется без операции загрузки адреса,только за счет приращения значенияадреса в предыдущем цикле. Процессызаписи последующих .информационныхслов осуществляются аналогичным образом,Чтение информации спецпроцессоромосуществляется следующим образом:реализуется запись начального адресааналогично рассмотренной первой фазеобмена.Вторая фаза начинается с моментаподачи спецпроцессором сигнала высокого уровня на вход ЭО, При этом сигнал низкого уровня (активного) стретьего выхода коммутатора 17 черезэлемент НЕ 16 обеспечивает такой режим работы блока 3, при котором информация с магистрали 21 транслируется на входы-выходы 24Одновременносигнал низкого уровня с третьего выхода коммутатора 17 через элементИ-НЕ 12 обеспечивает условия формирования сигнала низкого уровня навыходе элемента И-НЕ 9. На выходе элемента И-НЕ 10 присутствует сигнал высокого уровня (код операции "Чтение" ).Стробирующий сигнал с выхода элемента И-НЕ 9 поступает на вход блока6, обеспечивая на его выходах и магистрали 21 требуемое слово информации, которое транслируется через блок3 на входы-выходы 24, Спецпроцессоросуществляет прием информации с входов-выходов 24 и затем снимает сигнал с входа 30. При этом задний фронтсигнала на выходе элемента И-НЕ 9обеспечивает по счетному входу счетчика 5 увеличение его содержимогона единицу. Считывание следующих информационных слов осуществляетсяциклической подачей сигналов повходу 30 без выполнения операций позагрузке счетчика 5 и регистра 6 адреса.По:. окончании записи (чтения) ин-.формации спецпроцессор формирует импульсный сигнал низкого уровня повходу 32, обеспечивая установку триггера 18 в единичное состояние и логическое отключение спецпроцессора .При 993606 этом коммутатор 17 обеспечивает прохождение сигналов с входов 25-27 навторой, первый и третий выходы соответственно за счет сигнала низкогоуровня на его управляющем входе. Функции сигнала на входах 25-27 аналогичны функциям сигналов на входах28-30.Сигнал высокого уровня с единичного выхода триггера 8 обеспечиваетактивные уровни на вторых входахэлементов И 7 и 8, Причем в исходном состоянии сигнал пассивного (высокоГо) уровня с третьего выходакоммутатора обеспечивает активный. уровень на выходе элемента И 8 иобеспечивает включение блока 1,транслирующего информацию с входов 22на магистраль 21 . Сигнал низкогоуровня с выхода элемента НЕ 16 блокирует элемент И 7, а следовательно,и блок 2.Контроллер И 2 осуществляет чтение 25 информации из блока 6 следующим образом; устанавливает на входе 25активный высокий уровень сигнала,формирует на входах 22 код нулевогоадреса, затем снимает сигнал с вхо да 25, при этом задним фронтом данного сигнала осуществляется записьадреса с магистрали 21 в регистр 4и счетчик 5 адреса.Схемная реализация контроллераИ 2 такова, что в момент смены информации на входах 22 (выходном регистреконтроллера) формируется импульсныйсигнал по входу 26, однако в моментзаписи адреса в регистр 4 и счетчик 40 5 сигнал логического 0 на третьемвходе элемента И-НЕ 9 блокирует блок6 по стробирующему входу. Затем контроллер И 2 осуществляет подачу сигнала высокого уровня по входу 27. Приэтом процессы, происходящие в устройстве, аналогичны рассмотренным при подаче сигнала по входу 30,и в случае работы спецпроцессора заисключением того, что выдача информации из блока 6 осуществляется черезблок 2, управляемый с выхода элемента И 7 сигналом высокого уровня с выхода элемента НЕ 1 6. При этом сигнал низкого уровня с третьего выхода коммутатора 17 формирует на выходеэлемента И 8 потенциал низкого уровня, блокирующий блок 1 . Процессы записи информации в блок 6 контроллером И 2 аналогичны процессам, происходящим в случае работы спецпроцессора при записи информации, за исключением того, что входная информация поступает через блок 1 и сопровождается сигналом по входу 26.Формула изобретенияУстройство для сопряжения двух ЭВМ, содержащее блок приемников, блок передатчиков, блок приемопередатчиков, блок оперативной памяти, 1дешифратор адреса, счетчик адреса, коммутатор, причем группа информационных входов блока приемников и группа информационных выходов блока передатчиков образуют группы. входов и выходов устройства для подключения соответственно к группам информационных входов и выходов первой ЭВМ, первая группа информационных входов- выходов блока приемопередатчиков образует группу входов-выходов устройства для подключения к группе 1 ин-. формационных входов-выходов второй ЭВМ, отличающееся тем, что, с целью повьппения быстродействия, в устройство введены регистр адреса, триггер, два элемента И, три элемента И-НЕ, два элемента НЕ, причем первый,- второй, третий информационные входы коммутатора являются входами устройства для подключения соответственно к первому стробирующему выходу, к выходу вывода, к вы" ходу ввода первой ЭВМ, нулевой вход триггера является входом устройства для подключения к второму стробирующему выходу первой ЭВМ, четвертый, пятый, шестой информационные входы коммутатора являются входами устройства для подключения соответственно к выходу записи адреса, к выходу записи данных, к выходу чтения второй ЭВМ, единичный вход триггера является входом устройства для подключения к стробирующему выходу второй ЭВМ, при этом нулевой выход триггера соединен с управляющим входом коммутатора и с разрешающим входом блока приемопередатчиков,5 10 15 20 25 30 35 40 45 50 вход направления обмена которого соединен с выходом первого элементаНЕ и с первым входом первого элемента И, выход которого соединен с разрешающим входом блока передатчиков,группа информационных входов которого соединена с группой информационных выходов блока приемников, свторой группой информационных входов-выходов блока приемопередатчиков,с группой информационных входов-выходов блока оперативной памяти, входзаписи-чтения которого соединен свыходом первого элемента И-НЕ, первыйвход которого соединен с выходом второго элемента НЕ, вход которого соединен с первым информационным выходом коммутатора и с первым входом второг о элемента И-НЕ, выход к оторог о соединен с первым входом третьего элементаИ-НЕ, второй вход которого соединейс вторым входом первого элементаИ-НЕ и с выходом дешифратора адреса,группа информационных входов которого соединена с группой выходов регистра адреса, вход записи которо"го соединен с входом записи счетчи"ка адреса с вторым информационнымвыходом коммутатора и с третьимвходом третьего элемента И-НЕ, выход которого соединен со счетнымвходом счетчика адреса и со стробирующим входом блока оперативнойпамяти, группа адресных входов которого соединена с группой выходовсчетчика адреса, группа информационных входов которого и группа ин"формационных входов регистра адреса соединены соответственно с младшими и старшими разрядами группыинформацивнных выходов блока приемников, разрешающий вход которого соединен с выходом второго элемента И,первый вход которого соединен с вторым входом второго элемента И-:НЕ, свходом первого элемента НЕ и с третьим информационнь 1 м выходом коммутатора, единичный выход триггера соединен с вторыми входами первого ивторого элементов И.1 499360 Л 37 ГЮ ГУ Составитель С. ПестмалРедактор В . Петраш Техред М.Ходаниц Корректор И. Муска Заказ 4695/48 Тираж 668 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101