Устройство для распределения задач в многопроцессорной вычислительной системе

ОЮЗ СОВЕТСКОЦИАЛИСТИЧЕЕСПУБЛИК 19) 51) 4 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТЕН ВУ ИДЕТ ЕП А ВТОРСКОМ РАСПРЕДЕЛЕНИЯ СОРНОЙ ВЫЧИСЛИ(56) Авторское свидетельство СССРР 639538, кл. С 06 Е 9/46, 1976,Авторское свидетельство СССРВ 982005, кл, С 06 Г 9/46, 1982.(57) Изобретение относится к вычислительной технике, в частности к многопроцессорным вычислительным системам, и предназначено для распределения вычислительной нагрузки между процессорами в таких системах. Цель изобретения - расширение функциональных возможностей устройства за счет перераспределения задач с учетом их важ-,ности между работоспособными процессорами после полного отказа одногоили нРскольких прО)Рссоров Устройство содержит дешифратор, группутриггеров, блок памяти и блок перебора задач, Ьлок перебора. задач содержит группу регистров, группу триггеров, пять групп элементов И, генератор импульсов, два элемента ИЛИ,группу элементов ИЛИ, элемент задержки, регистр и кольцевой сдвиговыйрегистр. В блоке памяти устройствахранится информация о состоянии процессоров. Сообецение об отказе процессора в виде кода отказавшего процессора поступает на вход устройства. БПри этом, если отказавший процессоррешал основную задачу, то устройствопередает код этой задачи исправномупроцессору, который до фиксации отказа либо находился в резерве, либорешал неосновную задачу, 1 ил, 1425672Изобретение относится к вычисли, тельной технике, а конкретно к многопроцессорным вычислительным системам, и предназначено для распределения вычислительной нагрузки междупроцессорами в таких системах.Целью изобретения является расши рение функциональных воэможностейустройства за счет перераспределения 10задач с учетом их важности между ра, ботоспособными процессорами послеполного отказа одного или несколькихпроцессоров.На чертеже представлена структурная схема устройства.Устройство содержит группу кодовых1 входов 1 устройства, дешифратор 2,группу триггеров 3, блок 4 перебора,Блок 4 перебора задач содержит в своемсоставе генератор 6 импульсов, сдвиго; вый регистр 7, группу 8 элементов И,, группу 11 элементов И, группу 12 25триггеров, группу 13 элементов И,блок 14 элементов ИЛИ, регистр 15,группу 16 элементов И, группу 17 элементов И, элемент ИЛИ 18, элемент 19задержки. 30Все решаемые вычислительной системой задачи разбиты на две группы:основные и неосновные задачи, Приотказе процессора решение основнойзадачи должно обеспечиваться либо ре зервным процессором (если такой име 35ется), либо путем передачи основнойзадачи процессору, решаемому неосновную задачу.Устройство работает следующим образом,В регистрах группы 10 регистровблока 4 перебора задач хранятся коды настройки связанных с этими ре-.гистрами процессоров на решение определенных задач, В начальный моментвремени (и вплоть до первого отказав системе) в первом регистре группы10 регистров хранится код настройкипервого процессора, во втором регистре код настройки второго процессора50и т,д. в соответствии с первоначальным распределением задач в системе,Если в системе имеются резервные процессоры; то в соответствующих им регистрах группы 10 записывается, например, нулевой код.В триггерах 3 хранится информацияо состоянии процессоров системы, В начальный момент времени, когда всепроцессоры системы работоспособны,триггеры группы 3 подачей сигнала ссоответствующего входа начальнойустановки устройства переводятся вединичное состояние.Процессоры системы периодическиосуществляют самодиагностирование;при фиксации отказа каким-либо процессорам на входы 1 устройства поступает код отказавшего процессора. Насоответствующем выходе дешифратора 2появляется логическая единица, перебрасывающая соответствующий триггер3 в нулевое состояние,Регистрам группы 10 соответствуюттриггеры группы 12. В процессе зада"ния начальных условий триггеры группы12, соответствующие регистрам группы10, в которые занесены коды основныхзадач, переводятся в единичное состояние; остальные триггеры группы 12переводятся в нулевое состояние. Вдальнейшем триггеры группы 12 могутпереходить только из нулевого в единичное состояние, Это обстоятельство отображает тот Жакт, что в системе возможно только такое перераспределение задач, при котором передачаосновной задачи возможна только напроцессор, решающий неосновную задачу, либо на процессор, находящийсяв резерве.На выходе соответствующего элемента И группы 16 поддерживается логическая "1" до .тех пор, пока сохраня-.ет работоспособность соответствующийпроцессор, решающий неосновную задачу, или находящийся в резерве,На выходе элемента И группы 17 появляется логическая "1" в том случае,если Аиксируется отказ соответствующего процессора, решающего основнуюзадачу.При задании начальных условий водин из разрядов кольцевого сдвигового регистра 7 заносится логическая"1", остальные разряды устанавливаются в нулевое состояние.При условии, что на вход разрешения сдвига регистра 7 поступает логический 0" с выхода элемента ИЛИ9 с приходом очередного импульса генератора 6 на синхровход регистра 7в последнем происходит сдвиг логической "1" в следующий разряд, Такимобразом, в каждый момент времени логическая "1" присутствует лишь наодном из выходов сдвигового регистра 7, а на остальных выходах поддерживаются логические О. С выхода регистра 7 логическая "1" поступает на первый вход элемента И группы 8. В случае, если на второй вход этого элемента И с выхода элемента И группы 16 поступает логический "0" на выходе элемента И группы 8 поддерживается логический "0", На выходах всех остальных элементов И группы 8 также поддерживаются логические 0, так как на их первые входы поступают логические "0" с соответствующих выходов регист ра 7. Таким образом, на выходе элемента ИЛИ 9 поддерживается логический 0" и с приходом очередного импульса генератора 6 логическая "1" из разряда регистра 7 переходит в следующий 20 разряд этого регистра. Описанный процесс происходит до тех пор, пока на выходе одного из элементов И группы 8 не будет сАормирована логическая1, которая через элемент ИЛИ 9 по ступает на разрешения сдвига регистра 7 и запрещает тем самым дальнейший сдвиг логической "1" в разрядах регистра 7 При этом на выходе элемента И группы 8 также поддерживается логическая "1". Такая ситуация возможна лишь в случае, когда на выходе элемента И группы 16 поддерживается логическая "1", что свидетельствует о том, что соответствующий процессор сохраняет работоспособность и либо находится в разрезе, либо решает неосновпую задачу.Пусть в системе происходит отказ какого-то процессора, решающего ос новную задачу. При этом соответствующий триггер группы 3 перебрасывается в нулевое состояние и на выходе соответствующего элемента И группы 17 появляется логическая "1", которая открывает соответствующий элемент И группы 13. В результате код задачи, хранящийся в соответствующем регистре группы 10, через блок 14 элементов ИЛИ поступает на инАормационные входы регистра 15. Одновре.менно логическая "1" с выхода элемента И группы 17 через элемент ИЛИ 18 поступает на элемент 19 задержки и вход разрешения записи регистра 15, В регистре 15 Аиксируется код основной задачи, решавшейся отказавшим процессором. Через интервал времени, определяемый элементом 19 задержки,логическая "1" с выхода элемента ИЛИ18 поступает на вторые входы элементов И группы 11,1(ак отмечалось выше, в группе 8элементов И логическая "1" поддерживается лишь на выходе одного элемента И и поступает на первый вход соответствующего элемента И группы 11.Следовательно, с приходом логической"1" с выхода элемента 19 задержкилогическая "1" появляется на выходеэлемента И группы 11. Указанная логическая "1" сбрасывает триггер группы12 в нулевое состояние и разрешаетзапись выходного кода регистра 15 всоответствующий регистр группы 10,Таким образом, код основной задачи,хранившийся до отказа процессора всоответствующем регистре группы 10,записывается в другой регистр этойже группы и поступает на выходы группы 5 выходов устройства, В результате соответствующего процессору, находившемуся до отказа другого процессора в режиме резерва или решавшему неосновную задачу, передаетсякод основной задачи, которая решалась ранее отказавшим процессором,Сброс триггера группы 12 в нулевоесостояние приводит к появлению логического "0" на выходе элемента Игруппы 16, в результате чего на выходах элемента И группы 8, а такжеэлемента ИЛИ 9 появляются логические0. С приходом очередного импульсагенератора 6 в единичное состояниеустановлен следующий разряд регистра7, логическая "1" заАиксируется вэтом разряде до следующего отказаодного из процессоров, решающих основную задачу, если на выходе соответствующего элемента И группы 16поддерживается логическая " 1", чтоимеет место, если соответствующийпроцессор исправлен и решает неосновную задачу или находится в резерве, В противном случае, как описывалось выше, с приводом каждого очередного импульса генератора 6 логическая и 1 н продвигается в следующийразряд сдвигового регистра 7, покане происходит совпадение логических"1" на входах одного из элементовИ группы 8.Таким образом, в устроистве Аиксируются отказы процессоров и в случае, если отказав.ий процессор решалосновную задачу, устройство передаеткод этой задачи исправному процессору, который до фиксации отказа в системе либо находился в резерве, либо рещал неосновную задачу,Формула изобретенияУстройство для распределения за дач в многопроцессорной вычислительной системе, содержащее дешифратор,группу триггеров и блок перебора за дач, причем группа кодовых входов устройства соединена с группой вхо дов дешифратора, каждый выход кото" , рого соединен с входом сброса одно, именного триггера группы, блок пере, бора задач содержит регистр, группу регистров, выходы которых являются группами выходов устройства о т -9л и ч а ю щ е е с я тем, что, с це,лью расширения функциональных возмож ностей устройства за счет перераспре деления задач с учетом их важности между работоспособными процессорами после полного отказа одного или нескольких процессоров, в блок перебора задач введены группа триггеров, первая, вторая, третья, четвертая группы элементов И, генератор импуль-З,сов, группа блоков элементов И, первый и второй элементы ИЛИ, блок элементов ИЛИ, элемент задержки и сдвиговый регистр, причем выход генератора импульсов подключен к синхровходусдвигового регистра, выходы которогоподсоединены к первым входам соответствующих элементов И первой группы,выходы которых соединены с. первымивходами элементов И второй группы ис входами первого элемента ИЛИ, выходом подключенного к входу разреше. ния сдвига сдвигового регистра, выходы элементов И второй группы подсоединены к нулевым входам триггеровгруппы блока перебора задач и входамразрешения записи соответствующихрегистров группы, единичные входытриггеров группы, единичные входытриггеров группы блока перебора задачи информационные входы сдвиговогорегистра соединены с группой входов .начальной установки устройства, входустановки в "1" первого разряда сдвигового регистра соединен с выходомего последнего разряда, нулевые выходы триггеров группы блока перебора задач соединены с первыми входамиэлементов И третьей группы, вторыевходы которых соединены с выходамитриггеров группы и с инверсными входами элементов И четвертой группы,прямые входы которых соединены с прямыми выходами триггеров группы блокаперебора задач, выходы элементов Ичетвертой группы соединены с входамивторого элемента ИЛИ, выход которогосоединен с входом разрешения записирегистра и через элемент задержки -с вторыми входами элементов И второйгруппы, выходы элементов И третьейгруппы соединены с вторыми входамиодноименных элементов И первой группы, группа выходов каждого регистрагруппы соединена с .группой информационных входов одноименного блокаэлементов И группы, управляющий входкаждого блока элементов И группы соединен с выходом одноименного элемента И четвертой группы, выходы блоковэлементов И группы соединены с входами блока элементов ИЛИ, группа выходов которого соединена с группой информационных входов регистра, группавыходов которого соединена с группами информационных входов регистровгруппы,/5 3035 Ужгород, ул. Проектная, 4 одственно-полиграфическое предприяти 771/47ВН раж 704 И Госуда делам и Москва,Подписноемитета СССРоткрытийя наб., д, 4 ственного ко обретений и -35, Раушска