Устройство для вычисления функций двух аргументов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 19) 11 6 С 06 Р 7/544 ОПИСАНИЕ ИЗОБРЕТЕН гически ФУНК чис ассчет ФиеГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СИе 1191917, кл. С 06 Р 15/31, 1Авторское свидетельство СССР1 е 1123034, кл. С 06 Г 15/20, 1(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯЦИЙ ДВУХ АРГУМЕНТОВ(57) Изобретение относится к влительной технике и позволяетширить класс решаемых задач эа вычисления функций, не представляемых в виде произведения функций первого и второго аргументов. Устройст"во содержит регис ры первого 1 и второго 2 аргументов, блок 3 синхронизации, блок 4 памяти, в котором хранятся логарифмы модулей и знаки коэффициентов аппроксимации, мультиплексоры 5 и 8, блок 6 памяти, в которомхранятся логарифмы приращений первого и второго аргументов, буферныерегистры 7 и 11, сумматоры 9 и 10,блок 12 памяти, который осуществляетпотенциирование с основанием два,комбинационный сдвигатель 13 е УпРавляемый инвертор 14 и накапливающийсумматор 15, формирующий результатвычислений. 1 з.п.ф-лы, 3 ил.Изобретение относится к вычислительной технике, предназначено для вычисления Функций двух переменных и может быть использовано в цифро 5 вых быстродействующих специализированных вычислительных устройствах информационно-измерительных систем, систем управления.Цель изобретения - расширение класса решаемых задач эа счет вычисления Функций, не представляемых в виде произведения функций первого и второго аргументов.На фиг. 1 изображена функциональная 15 схема предложенного устройства; на фиг.2 и 3 - Функциональные схемы комбинационного сдвигателя и блока синхронизации, соответственно.Устройство содержит регистры пер вого 1 и второго 2 аргументов, блок 3 синхронизации, первый блок 4 памяти, мультиплексор 5, второй блок 6 памяти, первый буферный регистр 7, мультиплексор 8, первый и второй сумматоры 9 и 25 110, второй буферный регистр 11, третий блок 12 памяти, комбинационный сдвигатель 13, управляемый инвертор 14, накапливающий сумматор 15. Комбинационный сдвигатель 13 (фиг,2) содер 30 жит блок 16 постоянной памяти, группу мультиплексоров 1/ и регистр 18. Блок 3 синхронизации (фиг.3) состоит из генератора 19 импульса и двоичношестиричного счетчика 20.Устройство вычисляет значения функ.35 ции в заданной точке (х, у) путем кусочно-квадратичной аппроксимации исходной Функции полиномом40Р(х,у) а а, +а , д х +а; д х +а ,ду+1(х;, У;) - начальная 45точка участка аппроксимации;коэффициенты аппроксимирующего многочлена, зависящие отаппроксимируемой Функ ции и начальной точки (х, у.), в окрестйости которой осуществляетсяаппроксимация,Значения коэФфициентов АО,1фа; определяются либо методом наименьших квадратов и э условия минимиз ации суммы квадратов погрешностей ,либо же и з условий минимизации максимальной погрешности . Коды х . , дх иу, , Д у формируются соответственно, старшими и младшими разрядами аргументов .Что бы исключить операции умножениявыражение ( 1 ) преобразуют к видуг(ао)л(ху) яз.дп(а ; ) 2 +я 1 яп+яхцп(а ; ) 2(2) Логарифмы модулей коэффициентов и знаки коэффициентов хранятся в первом блоке 4 памяти, логарифмы х, ду - во втором 6, Коды аргументов заносятся в регистры 1 и 2.Устройство работает следующим образом.При занесении первого и второго аргументов в регистры 1 и 2 строб занесения, поступающий по входу запуска устройства, обнуляет накапливающий сумматор 15, регистр 11 и счетчик 20 блока 3 синхронизации.Одновременно с подачей на входы устройства аргументов или несколько ранее на вход задания функции устройства выставляется код вычисляемой функции, Из блока 4 памяти считывается логарифм модуля нулевого коэффициента в виде целой части со знаком и положительной дробной части и пересылается на вход первого слагаемого сумматора 10, на вход второго слагаемого которого из регистра 11 подается код нуля, дробная часть значения логарифма модуля нулевого коэф" фициента поступает в блок 12 памяти, из которого антилогарифм дробной части пересылается по информационному входу в комбинационный сдвигатель 13. г.сли целая часть логарифма положи 3 141 36 тельная и отлична от нуля, код анти- логарифма сдвигается на группе мультиплексоров 17 влево на число позиций, равное целой части логарифма, если отрицательная - сдвиг произво дится вправо.С целью уменьшения количества мультиплексоров 17 в группе сдвиг выполняется в два приема: в течение положительного полутакта синхросигна 10 ла, поступающего на старший разряд адресного входа блока 16 постоянной памяти, на выходы мультиплексоров 17 пересылается младшая часть формируемого числа, заносится в регистр 1815 и с выходов этого регистра поступает на выход сдвигателя 13 (младшие разряды); в течение отрицательного полу- такта на выход мультиплексоров проходит старшая часть, подаваемая не 20 посредственно на выход сдвигателя 13.Приведенный таким образом к форме с Фиксированной запятой код нулевого коэффициента, проходя управляемый ин)5 вертор 14, либо инвертируется, если знак коэффициента, поступающий с второго выхода блока 4 памяти на управляющий вход инвертора, равен единице (коэффициент отрицательный), либо остается без изменений при нулевом 30знаковом разряде. Так как накапливающий сумматор 15 в момент занесения аргументов был обнулен, нулевой коэффициент просто записывается во внутренний регистр накапливающего сумматора 13 положительным фронтом синхросигнала, поступающего на его стробовый вход.Параллельно с преобразованияминулевого коэффициента мультиплексор 405 пропускает на адресный выход блока,6 памяти код младшей части первогоаргумента, с блока 6 памяти считывается логарифм по основанию двамладшей части аргумента и это значение поступает на вход второго слагаемого сумматора 9 и информационныйвход буферного регистра 7. На входпервого слагаемого сумматора 9 мультиплексор 8 подает код нуля, Логарифм младшей части первого аргумента,проходя через сумматор 9 положительным фронтом синхросигнала, заносится в буферный регистр 11.Этот же положительный фронт синхросигнала увеличивает код счетчика20 на единицу, что приводит к изменению адреса блока 4 памяти и управляющего кода мультиплексоров 5 и 8. 26С первого выхода блока 4 памяти считывается код логарифма модуля первого коэффициента и в сумматоре 1 О складывается с логарифмом младшей части первого аргумента, поступающим с регистра 11, причем дробная часть получается всегда положительная, а целая может быть как положительной, так и отрицательной.Логарифм дробной части потенциируется в блоке 12 памяти, сдвигается комбинационным сдвигателем 3 и суммируется в накапливающем сумматоре 15 с учетом знака, поступающего на управляющий вход инвертора 14, со значением нулевого коэффициента.В это же время мультиплексор 5пропускает на выход младшую часть первого аргумента, а мультиплексор 18 -код с выхода регистра 7, и на выходесумматора 9 образуется удвоенный кодлогарифма младшей части первого аргумента, что соответствует логарифмуквадрата этого числа. Полученное значение фиксируется в регистре 11 и наследующем такте суммируется с логарифмом второго коэффициента. Такимобразом, процесс повторяется, с тойлишь разницей, что на каждом новомтакте синхросигнала с блока 4 памятисчитывается логарифм модуля следующего коэффициента, мультиплексор 5 натретьем и четвертом тактах пропускаеткод младшей части второго аргумента,на пятом и пестом - младшей частипервого аргумента, мультиплексор 8на третьем такте пропускает код нуля,а на четвертом, пятом и шестом - кодс выхода регистра 7. После прохождения шести тактов синхросигнала в накапливающем сумматоре 15 сформируетсязначение вычисляемой Функции, а еди-,ничный код в старшем разряде счетчика20 запретит работу генератора 19 имгпульсов, что расценивают как признакготовности результата,Таким образом, введение новых блоков и связей позволяет реализовать алгоритм кусочно-квадратичной аппроксимации, приемлемый для множества, гладких функций двух переменных, включающего в себя более узкое подмножество функций с разделяющимися аргументами, и, таким образом, решить поставленную задачу о расширении класса вычисляемых Функций.формула изобретения 1. Устройство для вычисления функций двух аргументов, содержащее регистры первого и второго аргументов, два мультиплексора, два буферных регистра, три блока памяти, первый сумматор, накапливающий сумматор, комбинационный сдвигатель, блок синхрони зации, информационные входы регистров первого и второго аргументов являются входами первого и второго аргументов устройства соответственно, выход старших разрядов регистра первого аргумента соединен с первым адресным входом первого блока памяти, выход первого буферного регистра соединен с первым информационным входом первого мультиплексора, выход кото рого соединен с входом первого слагаемого первого сумматора, выход которого соединен с информационным входом второго буферного регистра, выход третьего блока памяти соединен с ин формационным входом комбинационного сдвигателя, выход накапливающего сумматора является выходом результата устройства, первый выход блока синхронизации соединен с вторым адресным входом первого блока памяти и управляющими входами первого и второго мультиплексоров, второй выход блока синхронизации соединен с входами синхронизации первого и второго буферных регистров, комбинационного сдвигателя и накапливающего сумматора, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет вычисления Функций, не представляемых в виде произведения функций первого и второго аргументов, в него введены второй сумматор и управляемый инвертор, информационный вход и выход которого соединены с выходом комбинационного сдвигателя45 и информационным входом накапливающего сумматора соответственно, выходстарших разрядов регистра второго ар-.гумента соединен с третьим адреснымвходом первого блока памяти, первыйвыход которого соединен с входом первого слагаемого второго сумматора,вход второго слагаемого которого соединен с выходом второго буферногорегистра, выходы дробной и целой частей результата второго сумматора соединены с адресным входом третьегоблока памяти и входом управления величиной сдвига комбинационного сдвигателя соответственно, второй выходпервого блока памяти соединен с управляющим входом управляемого инвертора и с входом переноса накапливающего сумматора, выходы младших разрядов регистров первого и второго аргументов соединены с первым и вторыминформационными входами второго мультиплексора, выход которого соединенс адресным входом второго блока памяти, выход которого соединен с информа- - ,ционным входом первого буферного регистра и входом второго слагаемого первого сумматора, второй информационньйвход перого мультиплексора соединенс входом логического нуля устройства,вход запуска которого соединен с входами записи регистров первого и второго аргументов и с входами сбросаблока синхронизации, второго буферного регистра и накапливающего сумматора, выход признака окончания цикла блока синхронизации является выходом признака готовности результатаустройства.2. Устройство по п,1, о т л и ч аю щ е е с я тем, что,с целью увеличения числа вычисляемых функций, четвертый адресный вход первого блокапамяти является входом задания функции устройства,.Олийнык Корректор И.П меш ех Редактор аж 70 аказ 3787/ Кр нская наб., д. город, ул. Проектная оизводственно-полиграфическое предприятие, г ВНИИПИ Го по дел 13035, Моск