Логический анализатор

,(54) (57) з лительнои комплексн нны Цел рно стро БИС. осто с цел кий и ходных к СУДАРСТВЕННЫИ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(56) Авторское свидетельство СССРВ 1206787, кл, С 06 Р 11/30, 1984,Анализатор логический 8211.404.047 ТО. ЕСКИИ АНАЛИЗАТОРетение относится к вычистехнике и предназначено дй отладки устройств, пона БИС и микропроцессорньизобретения - повышение ди контроля. Поставленнаягается тем, что в логичесатор, содержащий блок 1мпараторов, блок 2 тригге ров, компаратор 3 кодов, блок 4 задания условий запуска, Формирователь5 тактовых импульсов, блок 6 памяти,счетчик-делитель 8, блок 9 запуска,счетчик 10 числа событий, счетчик 11цифровой задержки, элемент И 12, регистр 14 приема информации, блок 15индикации, введен счетчик 7 адреса,регистра 13 начального адреса, компаратор 16 адресов, сумматор 17, чтоспособствует повышению точности отображения информации, Появляется возможность перестройки архитектуры ло-,гического анализатора при работенаменьшее число каналов с увеличениемчастоты записи информации, поступающей с каналов, в четыре раза, приэтом не требуется производить дополнительные работы по смене или перемонтажу модулей, вся перестройка осуществляется автоматически и задаетсяс внешней панели управления. 1 з.п.ф-лы, 3 ил,Изобретение относится к вычислительной технике и предназначено длякомплексной отладки устройств, построенных на БИС и микропроцессорных;БИС.Цель изобретения - повышение досоверности контроля,На фиг.1 приведена структурнаяхема логического анализатора, на 10иг,2 - структурная схема олока памя.и; на Фиг,З - функциональная схемалока памяти.Логический анализатор содержитлок 1 входных компараторов, блок 2риггеров, компаратор 3 кодов, блокзадания условий запуска, Формирова:"ель 5 тактовых импульсов., блок б па ти, счетчик 7 адреса, счетчик-деитель 8, блок 9 запуска. счетчик 200 числа событий, счетчик 11 цифровойадержки, элемент 12 И, регистр 13ачального адреса, регистр 14 приеманформации, блок 15 индикации. компа атор 16 адресов, сумматор 17.Блок 6 памяти (фиг.2) содержитльтипдексор 18 управления адресомГОХУА), узел 19 регистров. элемент0 задержки, мультиплексор . даннь;хМХД), узел 22 оперативной памяти 30блок ОЗУ) мультиплексор 23 управления записью (ИХУЗ).На Функциональной схеме блока бамяти (Фиг.З) показано сс,единениеегистров (Рг) 24 блока 19 регистровячейками узла оперативной памятиОЗУ) 25 блока 22 ОЗУ,Анализатор работает следующим об"азом.Информация на входе сравниваетсяблоке 1 входных компараторов и норЙируется по амплитуде для ТТЛ (логический "0" менее 0,4 В, логическая1" более 2,4 В)С выхода блока 11 ходных компараторов информация пос,упает в блок 2 триггеров которыетактируются приходящими из блока 1входных компараторов тактовыми им-.гульсами, что позволяет исключитьразброс задержки информационных сигНалов, Из блока 2 триггеров информа.Оция поступает для записи г, блок б памяти. Если код входной инФормациийе совпадает с кодом, введенным с передней панели логического анализатора через блок 4 задания условий за 55пуска, то запись в память происходитнепрерывно. Старые данные вытесняютсяновыми, Зтот процесс продолжается до момента прихода запускающего слова.Запускающее слово - это совпадениекомбинации нулеЙ и единиц, приходящих одновременно по всем каналам,с комбинацией нулей и единиц, введенных в компаратор 3 кодов с передачейпанели анализатора, При приходе запускающего слова. дальнейшая работавозможна в одном из трех режимов:-режим "Конец",В режиме "Начало" без цифровой задержки работа происходит следующимобразом, Компаратор 3 кодов выдаетсигнал на блок 9 запуска через счетчик 10 числа событий, Если счетчик10 числа событий установлен на нуль,то с приходом этого сигнала срабатывает блок 9 запуска, давая разрешениена счетчик-делитель 8 и на регистр 13начального адреса, куца по данномусигналу записывается показание счетчика 7 адреса. Счетчик 7 адреса определяет адрес в блоке б памяти записываемой информации Таким образом,регистр 13 начального адреса Фиксирует начальный адрес псступающей ин-формации. В блоке б памяти хранитсяинформация, включающая запускающееслово и когичество тактов, следующихза ним и определяемых счетчиком-делителем 8. Остальная область памятиблока б памяти хранит "предысторию",Если счетчик 10 числа событий установлен не на нуль, то блок 9 запускасработает только после заполнениясчетчика 10 числа событий. Послеокончания цикла записи по сигналу от счетчика-делителя 8, прошедшему через элемент 12 И и поступившему на Формирователь 5 тактовых импульсов, последний формирует сигналы считывания из блока б памяти, Начальный адрес с регистра 14 начального адреса поступает в сумматор 17, где корректиру". ется с учетом того, что с момента прихода запускающего слова и до момента фиксации начального адреса, учитывая задержку на элементах, теряется несколько тактов считывания. Поэтому сумматор 17 компенсирует задержку, вычитая из начального адреса заданную величину. Далее скорректированный начальный адрес поступает на компаратор 16 адресов, который3 14100после совпадения значений сумматора1 и счетчика 7 адреса выдает разрешение регистру 14 на прием поступающей из блока 6 памяти информации.В режиме "Начало при наличии цифровой задержки после прихода разрешения от компаратора 3 кодов после срабатывания устройства 9 запуска исчетчика-делителя 8 не происходит ос Отановки записи в блок 6 памяти, а выдается лишь разрешение на счетчик 11цифровой задержки. В этом случае вблоке 6 памяти фиксируются данные,отстоящие от момента запуска на число 15тактовых импульсов, определяемых цифровой задержкой,В режиме "Конец" счетчик 11 цифровой задержки и счетчик-делитель 8блокируются и поэтому остановка записи в память происходит немедленно сприходом запускающего слова. В бгоке6 памяти фиксируются запускающее слово и количество тактов, прошедших впамять непосредственно перед моментом 25запуска.Запись в блок 6 памяти происходитследующим образом, Адрес ячейки памяти, где будет храниться информация,со счетчика 7 адреса через узел 19регистров поступает в узел 22 ОЗУ,Запись в узел 19 регистров происходитпо сигналу от мультиплексора 18. Мультиплексор 18 управляет прохождениемтактирующих сигналов с Формирователя5 тактовых импульсов. Данные для записи в узел 22 ОЗУ поступают черезмультиплексор 21 с блока 2 триггеровпривязки, Запись и считывание информации из узла 22 ОЗУ происходит послеприхода управляющих сигналов с мультиплексора 21, куда они поступают сформирователя 5 тактовых импульсовчерез элемент 20 задержки.В зависимости от того, на какоеколичество каналов работает анализатор, различают два режима работы:медленный " при работе на 32 каналаи - быстрый - при работе на 8 каналов.Отличие работы логического анализатора в одном из режимов состоит втом, что с уменьшением числа каналовв 4 раза, в 4 раза повышается частота записи информации, что ведет к повьппению достоверности контроля,55В медленном режиме запись информации со всех 32 каналов происходитодновременно в 8 первых ячеек 25 33ОЗУ. Каждой ячейке 25 ОЗУ соответствует свой шестиразрядньп регистр 24, Адрес для записи информации в ячейку ОЗУ 25 поступает со счетчика 7 адреса одновременно на все регистры 24, а оттуда после прихода разрешения записи с мультиплексора 18 на адресные входы ячеек ОЗУ 25. Запись данных, установленных на информационных входах ячеек ОЗУ 25 происходит после прихода управляющих сигналов с мультиплексора 23.При работе в быстром режиме запись происходит в ячейки ОЗУ 25 попарно - сначала в 1 и 2, потом в 3 и 4 и т.д. Это обусловлено тем, что частота смены информации на информационных входах ячеек ОЗУ 25 больше частоты записи в ячейки ОЗУ 25. Поэтому процесс записи распараллеливается.Формула из обретени1.Логический анализатор, содержащий блок входных компараторов, блок триггеров; компаратор кодов, блок задания условий запуска, Формирователь тактовых импульсов, блок памяти, счетчик-делитель, блок запуска, счетчик числа событий, счетчик цифровой задержки, регистр приема информации, блок индикации и элемент И, причем вход блока входных компараторов является информацонным входом анализатора, информаЦионный и тактовый выходы, блока входных компараторов соединены с соответствующими входами блока триггеров, первый выход которого соединен с входом данных блока памяти и первым информационным входом компаратора кодов, тактовый вход которого соединен с вторым выходом блока триггеров, тактовый вход которого соединен с тактовым входом формирователя тактовых импульсов, выход кото-, рого соединен с тактовым входом счетчика цифровой задержки, вход запуска которого соединен с информационным входом счетчика числа событий и выходом компаратора кодов, второй инФормационньп вход которого соединен с выходом блока задания условий запуска, выход блока памяти соединен с информационным входом регистра приема информации, выход которого подключен к входу блока индикации, выход счетчика числа событий подключен к первому разрешающему входу блоказапуска, выход которого соединен свходом разрешения счетчика-делителя,а выход счетчика цифровой задержки,соединен с первым входом элемента И,второй вход которого соединен с выходом счетчика-делителя, о т л и ч а=ю щ и й с я тем, что, с целью повышения достоверности контроля, анализатор содержит счетчик адреса, ре Огистр начального адреса, компараторадресов и сумматор, причем вход разрешения формирователя тактовых импульсов соединен с выходом элемента,И, третий вход которого соединен свходом разрешения счетчика адреса,тактовым входом счетчика цифровой задержки и с входом чтения-записи блока памяти, адресный вход которого со-единен с выходом счетчика адреса, ин" р 0формационным входом регистра начального адреса и с первым входом компаратора адресов, выход блока запускасоединен с входом стробирования регистра начального адреса, а первыйвход элемента И соединен с вторымвходом разрешения блока запуска, выход регистра начального адреса соединен с входом сумматора, выход которого соединен с вторым входом компаратора адресов, выход которого соединен с входом разрешения регистра приема информации.2, Устройство по п.1, о т л и ч аю щ е е с я тем, что блок памяти соцержит мультиплексор управления адресом, узел регистров, элемент задержки, мультиплексор данных, мультиплексор управления записью и узел оперативной памяти, информационный вход которого соединен с выходом мультиплексора данных, адресный вход - с выходом узла регистров, управляю 1 ций вход чтения-записи - с выходом мультиплексора управления записью, вход которого соединен с выходом элемента задержки, вход которого соединен с входом мультиплексора управления адресом и является входом чтения-записи блока памяти, вьжод мультиплексора управления адресом соединен с такто вым входом узла регистров, информаци.= онный вход которого является адресным входом блока памяти, вход мультиплексора данных является входом данных блока памяти, выход узла оперативной памяти является выходом блока памяти.1410033 Составитель С,СтарчихинТехред Л.Олийнык Корректор М.Пожо Редактор А.Долинич Тираж 704 Подписное ВПИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/5