Графический интерполятор

, 1981.СССР1977. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ РСКОМУ СВИДЕТЕЛЬСТВ(54) ГРАФИЧЕСКИЙ ИНТЕРПОЛ ЯТОР (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах отображения и преобразования информации, преимущественно в устройствах отображения графической информации на электронно-лучевых трубках, Цель изобретения - увеличение производительности интерполятора при отображении объектов, содержащих дуги и окружности. С этой целью в интерполятор, содержащий интеграторы 1, 2 приращений, блок 16 элементов ИЛИ, блок 18 выделения старшего значащего разряда и дешифратор 20, введены блок 13 управления, триггеры 14, 15, сдвиговый регистр 19 и элемент 21 сравнения.2 з.п. ф-лы, 3 ил.140Изобретение относится к вычислительной технике и может быть использовано в устройствах отображения и преобразования информации, преимущественно в устройствах отображения графической информации на электронно-лучевых трубах (ЭЛТ).Цель изобретения - увеличение производительности интерполятора при отображении объектов, содержащих дуги и окружности.На фиг, 1 представлена функциональная схема интерполятора; на фиг. 2 - таблица коммутации входных сигналов коммутаторами-сдвигателями; на фиг. 3 - алгоритм функционирования интерполятора.Интерполятор имеет интеграторы 1 и 2 приращений, содержащие счетчики 3 и 4, дешифраторы 5 и 6 нулевого кода, коммутаторы-сдвигатели 7 и 8, накапливающие сумматоры 9 и 10, блоки 11 и 12 выходных приращений, а также блок 13 управления, триггеры 14 и 15, блок 16 элементов ИЛИ, генератор 17 импульсов, блок 18 выделения старшего значащего разряда, сдвиговый регистр 19, дешифратор 20 и элемент 21 сравнения.Интерполятор работает как в режиме линейной, так и в режиме круговой интерполяции.В исходном состоянии в счетчиках 3 и 4 нулевые коды, запятая фиксирована перед младшим разрядом (нет ни одного разряда, равного 1), все разряды накапливающих сумматоров 9 и 10 установлены в 0. Генератор 17 импульсов вырабатывает две серии сдвинутых во времени тактовых импульсов, каждый из которых подтверждает состояние интеграторов 1 и 2. На выходе блока 3 коды, блокирующие переключение триггеров 14 и 15 и работу счетчиков 3 и 4 в счетном режиме.В режиме линейной интерполяции интерполятор работает следующим образом,Коды координатных приращений ЛХ и ЛУ заносятся параллельным кодом в счетчики 3 и 4 интеграторов 1 и 2, С выходов счетчиков через блок 16 элементов ИЛИ дизъюнкция этих кодов поступает на входы блока 18, который выделяет самый старший, равный логической 1 разряд кода дизъюнкции.Сигнал этого разряда с выхода блока 18 поступает на запрет суммирования разрядов переполнения сумматоров 9 и 10, а через дешифратор 20 и блоки 11 и 12 осуществляет логическое подключение 1 разрядов переполнения каждого сумматора 9 и 10 к выходам интерполятора, Кроме того, коды с выходов счетчиков 3 и 4, сдвинутые на ь разрядов (О ( 1: ( 1) в сторону старшего, поступают на входы накапливающих сумматоров 9 и 10. Величину сдвига определяет код,1509 поступающий на управляющие входы коммутаторов 7 и 8 из блока 13. В первом полутакте по тактовому импульсу от генератора 17 выполняется суммирование и выдача содержимого 1 разрядов переполнения каждого сумматора в видемалых приращений координат Л(ЛХ) и (ЛУ),Во втором полутакте выполняется обнуление разрядов переполнения сумматоров.1 О Затем в следующем полутакте опять выполняется суммирование содержимого сумматоров 9 и 1 О с кодами на их входах,запоминание новой суммы, выдача очередных выходных приращений Л (ЛХ) и Л (ЛУ) и15 т.д. Последовательность операций циклически повторяется до получения сигнала концаинтерполяции, о чем свидетельствует занесение нулевого кода в счетчики 3 и 4, послечего интерполятор переходит в исходное состояние.20 В режиме круговой интерполяции интерполятор работает по алгоритму (фиг. 3) сиспользованием оценочной функции.Если Х У точка, в которой последний паз произошло изменение координатыУ,фХ+ - абсцисса, в которой необходимо произвести очередное изменение координаты У, то из уравнения окружностиимеем;Ха+ Ъ - К = 0;Х + У - К = 0 У = УХ 2 + (у 1)2 Х 2 + у 2,Х+ - Х = 21 - 1,Подсчитав величину оценочной функциипосле шага по оси Х, если Хм = Х+ 1;= 2 Х+ - (21 - 1), после чего вновь проверяется неравенствоХ 2 = Л + 2 Хы + 1 ) (2 ум - 1),40 где211 - 1 = 2 (У - 1) - 1 = (2 уд - 1) - 2.Исходными данными для работы кругового интерполятора являются координаты Х,У и их знаки, которые определяют положение начальной точки дуги относительноцентра окружности.Информация заносится в счетчики 3 и 4интеграторов.Одновременно устанавливаются в исходное состояние накапливающие сумматоры50 9 и 10 (нулевое - координаты Х и единичное - координаты У), сдвиговый регистр 19 и триггеры 14 и 15.Блок 13 по состоянию триггеров знаков Хи У и по выходу сдвигового регистраформирует управляющие коды коммутато 55 ров-сдвигателей 7 и 8.В результате на входы сумматора 9 поступает код координаты Х, сдвинутый наодин разряд влево и логическая 1 на вход3младшего разряда, если ЗнХ(93 нУ = О, или код координаты У, сдвинутый на один разряд влево и логическая 1 на вход младшего разряда, если ЗнХ Я ЗнУ = 1.В первом случае согласно алгоритму интерполяции дуги в пределах заданной четверти окружности координата Х возрастает по абсолютной величине относительно центра окружности, а координата У уменьшается.Во втором случае координата У возрастает, а координата Х уменьшается.На входы сумматора 10, если ЗнХ Я Зну = О, поступает код координаты У, сдвинутый влево на один разряд, или код координаты Х, сдвинутый влево на один разряд, если ЗнХ 9 ЗнУ = 1.С выхода сумматора 9 величина оценочной функции, имеющая выражение 2 Х (или Ъ) + 1, сложенная с предыдущим значением суммы (в первом такте Х = 0), поступает на вход схемы сравнения.В результате суммирования данных коммутатора-сдвигателя 8 с единицами, содержащимися в накапливающем сумматоре 10, получают величину 2 У (или Х) - 1, которая подается на вход схемы сравнения,Если удовлетворяется неравенство сумматор 9 ( сумматор 10, то по тактовому импульсу с генератора 17 блока 13 поступает сигнал +1 в счетчик 3 координатных приращений Х (или У - для другой четверти окружности).По этому же тактовому импульсу накапливающий сумматор 9 зафиксирует полученную сумму, сдвиговый регистр 19 - результат сравнения, а накапливающий сумматор 10 переходит в состояние всех единиц.В следующих тактах цикл наращивания одной координаты и соответствующий подсчет оценочной функции повторяется до тех пор, пока результат сравнения не имеет видсумматор 9 ) сумматор 10.В этом случае от блока 13 поступает сигнал +1 в счетчик координаты Х (или У для другой четверти окружности),- 1 в счетчик координаты У (или Х) одновременно, а накапливающие сумматоры 9 и 10 зафиксируют полученные в этом такте суммы,Поменяются также управляющие коды коммутаторов 7 и 8, вследствие чего в следующем такте на входы сумматора 9 пост- пает в дополнительном коде содержимое сумматора 1 О, а на входы сумматора 10 в дополнительном коде число 2. Если, сравнивая полученные разности, имеем сигнал Меньше, то цикл начинается вновь с отработки шага по той координате, которая возрастает в данной четверти окружности. Если от сравнения разностей имеем сигнал Больше или равно, то шаг отрабатывается по той координате, которая уменьшается.При уменьшении одной из координат до 0 триггер, соответствующий этой координате, меняет свое состояние на противоположное, а вместе с этим меняются и управляющие коды коммутаторов 7 и 8, что означает переход в другую (соседнюю) четверть окружности, и процесс продолжается по описанному алгоритму.Формула изобретения1. Графический интерполятор, содержа щий два интегратора приращений, блокэлементов ИЛИ, блок выделения старшего значащего разряда и дешифратор, выход которого соединен с входами значений количества разрядов переполнения первого и 15 второго интеграторов приращений, выходыкоторых являются выходами приращения второго порядка первой и второй координаты интерполятора, входы приращения первой и второй координаты которого соединены с входами начальной установки первого и вто рого интеграторов приращений соответственно, синхровходы которых соединены с тактовым входом интерполятора, первые информационные выходы первого и второго интеграторов приращений соединены с первым и вторым входами блока элементов ИЛИ, выход которого соединен с информационным входом блока выделения старшего значащего разряда, выход кода позиции старшего значащего разряда которого соединен с входом дешифратора, отличающийся тем, З 0 что, с целью увеличения производительности интерполятора при отображении объектов, содержащих дуги и окружности, в него введены блок управления, два триггера, сдвиговый регистр и элемент сравнения, выход которого соединен с входом младшеЗ 5 го разряда сдвигового регистра, вход управления сдвигом которого соединен с тактовым входом интерполятора, управляющий вход которого соединен с первым входом блока управления, первый выход которого соединен с управляющими входами первого 40 и второго интеграторов приращений, первые информационные выходы которых соединены с первыми информационными входами второго и первого интеграторов приращений соответственно, второй информацион-.ный вход первого интегратора приращений соединен с вторым информационным выходом второго интегратора приращений и первым входом элемента сравнения, второй вход которого соединен с вторым информационным выходом интегратора приращений, вхо ды признаков запрета суммирования разрядов переполнения первого и второго интеграторов приращений соединены с выходом признаков значащих разрядов блока выделения старшего значащего разряда, вход управления режимом которого является входом 55 управления режимом интерполятора и соединен с вторым входом блока управления, второй и третий выходы которого соединены с входами блокировки переключения1401509 Реолиз.Рунк Упр. нодот Фе- црр Юммутация дкодод оммутагпород,соотбетстдующик гаданному улр. аду Выоды рег,- счев, интегратора 1подключены лороорлЭноТо лче,со сддигом на 1 рогряд о сторонустаршего. На дкод младшего лодкл. логд1 о ме, со сддигом ка 2 разряЗа Ф сторонустаршего. На 5 ход 2-к младш. лодкл. логОфтолче,со сддигом на Ррагряда д сторщстаршего. На дкод 3-х мл. лодключ. лог о,Выходы рег.-счет интеграгпора 2 со сддигомна 1 рагряд д сторону старшего, На дкодмл-лог,Выкоды сумматора 9 интегратора 2индерсноге лоратрядноигл. рагряд прямойЬыкйы рег.-счРт. иктеграгпора 1 со сддигомна 1 разряд б сторону старшего. на дкодмл, -лог 1"Выоды сумналюра 9 интегратора 2индерсные лорау ядно м 1 разряд прямой 000 001 010 011 Вх 100 1 01 Гу 1 110 Ьыоды рег.- счегл. интегратора 2подключеног лорагрядно1 ояе, со сдоигом на 1 роэряд о сторону,старшего. на дкод младшего лодкл. лог. о,го ню, со сдоигом на 2 розруда о сторонусгпаршего. На дкод 2-х млаФшик лодкл, лог. О"7 он 1 е, со сддигом на В рагряда д сторонустаршего. На дкод 0-х младших лодкл. лог аВыоды рег.-счел. интегратора 1 со сддигомка1 разряд дсторону старшего. На дкоо мл. -лог. О"Логические 1 подключены на дсе дайгкроме младшего. на дкад нл -лог, д"Выоды рег.-счРт интегратора 2 со сддигом,на 1 разряд д ггпоро гу гтаршего. но дко 2 нл.-лтЛогические"1" лодключеног на оге дОФкроме младшего, на дкод мл.-лог,а" 000 001 010 011 В 9 100 2 кДол.коо 2 101 110 ч 29док когХ первого и второго триггеров соответственно, входы установки которых соединены с входами знаков приращений первой и второй координаты интерполятора соответственно, выходы признаков нулевого кода интеграторов приращений соединены с входами сброса первого и второго триггеров, выходы которых соединены с третьим и четвертым входами блока управления соответственно, пятый вход которого соединен с выходом сдвигового регистра, синхровходы триггеров объединены и соединены с тактовым входом инртерполятора,2. Интерполятор по п. 1, отличающийся тем, что интегратор приращений содержит счетчик, дешифратор нулевого кода, коммутатор-сдвигатель, накапливающий сумматор и блок выходных приращений, выход которого является выходом второго приращения координаты интегратора, вход приращения координаты которого соединен с входом начальной установки счетчика, синхровход которого соединен с синхровходом накапливающего сумматора и является синхровходом интегратора, первый и второй информационные входы которого соединены с первым и вторым . информационным входами коммутатора-сдвигателя соответственно, выход которого соединен с информационным входом накапливающего сумматора, вход признаков запрета суммирования разрядов переполнения которого является одноименным входом интегратора, управляющий вход которого соединен с управляющими входами коммутатора-сдвигателя и счетчика, 10 выход которого соединен с входом дешифратора нулевого кода, третьим информационным входом коммутатора-сдвигателя и является первым информационным выходом интегратора,второй информационный выход которого соединен с выходом накапливающего сумматора и информационным входом блока выходных приращений, вход значения количества разрядов переполнения соединен с одноименным входом интегратора, выход признака нулевого кода которого соединен с выхо) дом дешифратора нулевого кода. 3. Интерполятор по п. 1, отличающийся тем, что блок управления выполнен в виде постоянного запоминающего устройства. 8 аимутатор интегратора 1(х) ломмугпатор инглегратора 21 у)Составитель Н.МатвеевТехред И. ВересТираж 459ого комитета СССР по деласква, Ж - 35, Раушскаяафическое предприятие, г. ткрытий Редактор Н. Тупица Заказ 2536/50 ВНИИПИ Государственн 113035, Мо Производственно-полигр