Дельта-кодер

.лЕНБЛ; " . ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Рильский политехнический институт им. А.Я,Пельше(56) Авторское свидетельство СССР В 1197088, кл. Н 03 М 3/02, 1984,Авторское свидетельство СССР Ф 1290529, кл. Н 03 М 3/02, 1985.(57) Изобретение относится к автоматике и технике связи. Его использоЯО 1 81715 А 1 вание в системах передачи информации обеспечивает повышение помехозащищенности. Дельта-кодер содерзиткомпаратор 1, триггер 2, регистр 3сдвига, элемент ИПИ 5, элементы И6-8, счетчик 11,блок 12 постояннойпамяти, буферные регистры 13, 14,арифметико-логический блок 15, цифроаналоговый преобразователь 18,дешифратор 19 и блок 20 мультиплексоров.Введение регистра 4 сдвига, мультиплексора 9, блока 10 синхронизации,арифметико-логического блока 16 иделителя 17 обеспечивает сведениек нулю воэдействыя случайных помех и .сбоев на работу дельта-кодера. 2 ил.Изобретение относится к автоматике и технике связи и может быть ис 45 пользовано в системах передачи информации,Цель изобретения - повышение помехоэащищенности.Ца фиг. 1 представлена функциональная схема дельта-кодера; нафиг. 2 - изображены временные диаграммы сигналов на выходах блока синхронизации.Дельта-кодер содержит компаратор1, триггер 2, первый и второй регистры 3 и 4 сдвига, элемент ИЛИ 5,первый,второй и третий элементы И 6,7и 8, мультиплексор 9, бдок 10 синхронизации, счетчик 11, блок 12 постоянной памяти, первый и второйбуферные регистры 13 и 14, первый 20и второй арифметико-логические блоки15 и 16, делитель 17, цифроаналоговый преобразователь (ЦАП) 18, дешифратор 19, блок 20 мультиплексоров,вход 21 и выход 22. 25Дельта-кодер работает следующимобразом.В результате сравнения входногосигнала Б с сигналом аппроксимации Бс выхода ЦАЛ 18 на выходе компаратора 1 образуется двоичный сигнал, который с приходом очередных тактовых импульсов частотойГ, с первого выхода блока 1 О синхронизации (фиг. 2 ч) записывается втриггер 2 и регистр 3 сдвига, последовательно продвигается по разрядамданных блоков и анализируется на наличие пачек однотипных символовпри помощи элементов И 6 и 7 и элемента ИЛИ 5, В случае, когда сигналУ(Т) на выходе триггера 2 содержитпачки однотипных символов, на выходе элемента ИЛИ 5 появляются единичные импульсы.Сигнал с выхода элемента ИЛИ 5 сприходом импульсов тактовой последовательности записывается в регистр 4 сдвига и по аналогии с сигналом в регистре 3 сдвига последовательно смещается на один разряд сприходом каждого импульса с первоговыхода блока 10 синхронизации.Таким образом, во втором регистре4 сдвига в любой момент времени находится фрагмент цифрового сигналаУ"(С), полученного иэ выходного сигнала У(г) кодера и отображающегоплотность однотипных символов в пачках сигнала У(г) на интервале времени дГ, соответствующем длине(разрядности) второго регистра 4сдвига, Если разрядность регистра 4сдвига ранна 1, то длительностьданного интервала ВСопределяется как в= 1 . Тс, где Т, = 1/Гс период импульснои последовательности, стробирующвй кодер.Записанный в регистр 4 сдвига фрагмент цифрового сигнала Уф в каждом такте стробирующей последовательности анализируется при помощи мультиплексора 9 и счетчика 11. Анализ происходит следующим образом. В промежутках между импульсами сигнала тактовой частоты Гс на управляющие входы мультиплексора 9 поступают быстроизменяющиеся неповторяющиеся комбинации сигналов с третьих выходов блока 10 синхронизации (фиг. 2 в). Каждой комбинацией сияволов на управляющих входах мультиплексора 9 один из его информационных входов проключается на выход. Таким образом, за один такт стробирующей последовательности Г все выходы регистра 4 сдвига поочередно подключаются через мультиплексор 9 и третий элемент И 8,на второй вход которого короткий единичный импульс поступает в момент опроса каждого разряда регистра 4 (фиг, 2 г), на счетный вход счетчика 11.На счетчик 11 в течение 1каждого такта стробирующей последоФ вательности поступает столько единичных импульсов, сколько единичных символов записано в регистре 4 сдвига.Так как число единичных символов в любой момент времени пропорционально плотности цифрового сигнала У на анализируемом интервале йС , то двоичное число на выходе счетчика 11 в конце каждого интервала Т= 1/Г также пропорциональночислу однотипных симводов в пачках цифрового ДМ-сигнала У на интервале д. Следовательно данное число может быть испольэовано для установки оптимального шага квантования,с которым следует обрабатывать текущий фрагмент входного сигнала.С каждым тактом стробирующей последовательности Гг число с выхода счетчика 11 переписывается в первый буферный регистр 13 и поступает науправляющие входы блока 20 мультиплексоров, проключая соответствующий шаг квантования (в виде двоичного числа) из блока 12 постоянной памяти на первую группу входов первого арифметико-логического блока 15. Счетчик 11 в этот момент устанавливается в исходное состояние импульсом по установочному входу (фиг. 2 б).10Лмпульсные последовательности на первом и втором выходах блока 10 синхронизации отличаются одна от другой небольшим фазовым сдвигом,что необходимо для согласованной работы регистрового оборудования (триггер 2, регистры 3 и 4 сдвига) и блоков, анализирующих текущий фрагмент цифрового сигнала (счетчик 11, первый буферный регистр 13). Короткие им пульсы на четвертом выходе блока 10 поступают в течение опроса каждого разряда регистра 4 сдвига, что необходимо для нормальной работы счетчика 11 в случае, когда в регистре 25 4 сдвига записаны единичные импульсы в соседних разрядах.Восстановление аппроксимирующего сигнала Б (С) в дельта-кодере осуществляется при помощи первого и вто рого арифметико-логического блоков 15 и 16, второго буферного регистра 14, делителя 17, дешифратора 19 и цифроаналогового преобразователя 18,ВПервый арифметико-логический блок 15 в каждом такте работы осуществляет основную операцию по формированию аппроксимирующего сигнала, сложение или вычитание двоичного числа, отображающего шаг квантования, с двоич ным числом, полученным в результате аналогичной операции в предыдущем такте, хранящимся во втором буферном регистре 14 и отображающим фактически аппроксимирующий сигнал Б (С). 45 При помощи второго арифметико-логического блока 16 осуществляется дополнительная операция с числом, отображающим сигнал Б . Сущность данной операции сводится к уменьше 50 нию (по абсолютному значению) двоичного числа на выходе первого арифметико-логического блока 15 на некоторую сравнительно небольшую вели-чину которая определяется числом,155 хранящимся во втором буферном регистре 14.Данная операция выполняется при помощи второго арифметикологического блока 16, на вторую группу входов которого заводится небольшая часть числа, хранящегося во втором буферном регистре 14, полученная при помощи делителя 17. Управление вторым арифметико-логическим блоком 16 осуществляется при помощи дешифратора 19, который анализирует двоичное число, записанное во второй буферный регистр 14, и в зависимости от знака аппроксимирующего сигнала Б"(С), отображенного данным числом, выдает на своем выходе "1" или "0". В случае, когда П (Т О, потенциал на выходе дешифратора 19 соответствует 0, в результате чего второй арифметико-логический блок 16 производит операцию вычитания. В случае, когда БО,второй арифметико-логический блок 16 производит операцию сложения.Второй арифметико-логический блок 16, дешифратор 19 и делитель 17 образуют дополнительную петлю отрицательной обратной связи, оказывающую стабилизирующее влияние на работу дельта-кодера, Если выбрать коэффициент деления делителя 17 достаточно большим (таким, чтобы на вторую группу входов второго арифметико-логического блока 16 поступалаочень малая часть числа, хранящегося во втором буферном регистре 14), то введение блоков 16 и 17 не окажет существенного влияния на качество восстанавливаемого сигнала Б (1.) в силу его детерминированности. Однако при этом значительно повысится помехозащищенность устройства, так как результаты воздействия на блок восстановления аппроксимирующего сигнала случайных (недерминированных) помех и сбоев будут постепенно сводиться к нулю по цепочке: второй арифметико-логический блок 16 второй буферный регистр 14 в -делитель17,а не накапливаться во втором буферном регистре 15.Таким образом, значительно повышается помехоустойчивость дельта-кодера.В предлагаемом дельта-кодере по сравнению с протипом отсутствуют цепи формирования интервала анализа цифрового сигнала У, так как эквивалентный интервал анализа задается аппаратурно, при помощи регистра 4 сдвига. При этом автоматически отпадает необходимость в лополнитель 13817155 10 ной синхронизации интервалов анализа и исключается возможность сбоев в работе канала передачи из-за рассинхронизации кодера и декодера при высоком уровне шумов в канале. Формула изобретенияДельта-кодер содержащий компаратор, перВый вход которого является входом дельта-кодера, выход компаратора соединен с информационным входом триггера, выход которого подключен к информационному входу первого регистра сдвига, управляющему входу первого арифметика-логического блока и является выходом дельта-кодера,прямые и инверсные выходы разрядовпервого регистра сдвига подключенык входам соответственно первого ивторого элементов И, выходы которыхсоединены с входами элемента ИЛИ,третий элемент И, счетчик, первыйбуферный регистр, дешифратор, блокпостоянной памяти, выходы которогоподключены к информационным входамблока мультиплексоров, выходы которого подключены к первым информационным входам первого арифметико-логического блока, второй буферныйрегистр, выходы которого подключенык вторым информационным входам первого арифметико-логического блока ивходам цифроаналогового преобразователя, выход которого соединен с вторым входом компаратора,входы синхронизации триггера и первого регистрасдвига объединены, о т л и ч а ющ и й с я тем,что,с целью повышенияпомехозащищенности, в дельта-кодер 15 20 25 30 35 введены мультиплексор, делитель, второй арифметико-логический блок, второй регистр сдвига и блок синхронизации, первый выход которого подключен к объединенным входам синхронизации триггера и первого регистра сдвига и входу синхронизации второго регистра сдвига, выход элемента ИЛИ соединен с информационным входом второго регистра сдвига, выходы которого подключены к информационнымвходам мультиплексора, выход которого соединен с первым входом третьего элемента И, второй выход блока синхронизации подключен к установочному входу счетчика и стробирующим входам буферных регистров и делителя, информационные входы которого объединены с входами дешифратора и подключены к выходам второго буферного регистра, третьи выходы блока синхронизации подключены к управляющим входам мультиплексора, четвертый выход блока синхронизации соединен с вторым входом третьего элемента И,выход которого подключен к счетному входу счетчика, выходы которого соединены с информационными входами первого буферного регистра, выходы которого подключены к управляющим входам блока мультиплексоров, выходы первого арифметико-логического блока,выходы делителя и выход дешифратора подключены соответственно к первым и вторым информационным и управляющему входам второго арифметико-логического блока, выходы которого соединены с информационными входами второго буферного регистра.1381715 Составитель О.РевинскийТехред Л.Сердюкова Редактор А.Лежнина Корректор А. Обручэр Заказ 1194/55 Тираж 928ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5 Подписное Производственно-полиграфическое предприятие, г. Ужгород, ул. Пр гктцдя, 4