Устройство для синхронизации биимпульсного сигнала

ОЮЗ СОВЕТСНИХОЦИАЛИСТИЧЕСНИ РЕСПУБЛИ 9) 4 Ь 7/02 ПИСАНИЕ ИЗОБРЕТЕНИ АСизов,НИЗ АЦ к техникеуменьыениеновременшибки,ерки 1 на азности,нала,блок 5 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ СКОМУ СВИДЕТЕПЬСТ(56) Патент США У 4412329кл. Н 04 Ь 7/02, 1983,54) УСТРОЙСТБО ДЛЯ СИНХРБИИМПУЛЬСНОГО СИГНАЛА(57),Изобретение относитссвязи, Цель изобретения -времени фазирования при оном снижении вероятностиУстр-во содержит блок прочетность, анализатор 2 сидекодер 3 биимпульсного сблок 4 обнаружения ошибок исправления ошибок, Передаваемые да ные в биимпульсном коде поступают н вход декодера 3, на выходах которог формируются следующие сигналы: двоичная информация, последовательность синхронизируюцих импульсов и сигнал наличия ошибки в принимаемом символ Эти сигналы, поступая на блок проверки 1, анализатор 2 и декодер 3, обеспечивают синхронность работы устр-ва. Для исключения влияния оши бок на работу устр-ва введен блок обнаружения 4, а для коррекции одно кратных ошибок - блок исправления 5 Устр-во по пп. 2-6 ф-лы отличается выполнением блока проверки 1, анали затора 2, декодера 3, блока обнаруж ния 4 и блока исправления 5, даны их ил. 5 з,п. ф-лы, 6 ил,110 15 20 30 35 ао 50 55 Изобретение относится к техникесвязи и может быть использовано в системах передачи данных, использующих самосинхриниэирующиеся коды, вчастности в волоконно-оптических линиях связи.Целью изобретени является уменьшение времени фазирования при одновременном снижении вероятности ошибки.На фиг. представлена структурнаяэлектрическая схема устройства длясинхронизации биимпульсного сигнала;на фиг.2 - структурная электрическаясхема блока проверки на четность:на фиг.З - структурная электрическаясхема анализатора синфазности; нафиг.4 - схема декодера биимпульсногосигнала," на фиг.5 - блок обнаруженияошибки; на фиг.6 - блок исправленияошибок.Устройство синхронизации биимпульсного сигнала содержит блок 1проверки на четность, анализатор 2синфазности, декодер 3 биимпульсного сигнала, блок 4 обнаружения ошибок и блок 5 исправления ошибок.Блок 1 проверки на четность(фиг,2) содержит первый регистр 6сдвига, декодер 7, элемент И 8, второй регистр 9 сдвига и дешифратор 10,Анализатор 2 синфазности (Фиг.З)содержит регистр 11 сдвига ш дешиФраторов 12 (где ш = 1,2,) итриггер 13,Декодер 3 биимпульсного сигнала(фиг.4) содержит дифференцирующийблок 14, три элемента И 15-17, элемент И-НЕ 18, три элемента ИЛИ 19-21триггер 22, ждущий мультивибратор23 и линию 24 задержки,Блок 4 обнаружения ошибок( Фиг. 5)содержит триггер 25, элемент И 26 иэлемент ИЛИ 27.Блок 5 исправления ошибок (фиг,6)содержит два счетчика 28 и 29 импульсов, дешифратор 30, два элемента И31 и 32 и инвертор 33,Устройство работает следующим образом.Передаваемые данные, представленные в биимпульсном коде, поступаютна вход декодера 3 биимпульсного сигнала. С помощью дифференцирующегоблока 14 осуществляется дифференцирование фронтов принимаемых посылок,На первом выходе этого блока формируются импульсы положительной полярности, соответствующие отрицательным импульсам дифференцирования, а на втором выходе - положительным импульсам дифференцирования. Для выработки синхронизирующих импульсов (СИ) из, принимаемых данных используется свойство биимпульсного сигнала - наличие обязательного перехода в значениях импульсов по середине битового интервала. Исключение непериодических импульсов дифференцирования, формируемых в начале или в конце биимпульсного сигнала, осуществляется с помощью первого 15 и второго 16 элементов И и ждущего мультивибратора 23, на инверсном выходе которого формируется сигнал, запрещающий прохождение через первый 15 и второй 16 элементы И импульсов дифференцирования, имеющих период следования, меньший тактовой частоты, Для нормальной работы декодера в этом случае необходимо, чтобы в начале передаваемых данных следовал нулевой символ, В этом случае запуск ждущего мультивибратора 23 осуществляется по импульсу дифференцирования, находящемуся в середине битового интервала. В противном случае нормальная работа декодера будет восстановлена только(после смены значений символов в принимаемых данных. Выделение двоичной информации осуществляется с помощью триггера 22, При этом ислользуется свойство биимпульсного сигнала - наличие отрицательного импульса дифференцирования в середине битового интервала для приема единичного символа и положительного импульса при приеме нулевого символа, С этой целью первый выход дифференцирующего блока 14 черех первый элемент И 15 соединен с входом установки триггера 22 в единичное состояние, а второй выход дифференцирующего блока 14 через второй элемент И 16 - с входом установки его в нулевое состояние, Искажение принимаемых посылок вызы- . вает невыделение СИ и тем самым приводит к нарушению работы декодера, Исключение влияния ошибок на работу декодера обеспечивается путем вставки СИ из предыдущего такта. Для этих целей используется линия 24 задержки, которая обеспечивает задержку СИ, Формируемого в предыдущем такте, на период следования СИ, Вставка СИ происходит с помощью второго элементаИЛИ 20, на выходе которого формируется последовательность импульсов,управляющих работой ждущего мультивибратора 23. Фиксация факта отсутствия СИ, а следовательно, и наличияошибки происходит с помощью элемента .И-НЕ 18 и третьего элемента И 17. Вэтом случае при наличии сигнала высокого уровня на выходе элемента И-НЕ18 в момент выработки СИ на выходетретьего элемента И 17 формируетсясигнал наличия в принимаемом символеошибки. По этому сигналу через третий элемент ИЛИ 21 осуществляется запись в искаженный бит нулевого символа, Таким образом, на выходе декодера 3 биимпульсного сигнала формируются следующие сигналы: на второмвыходе - двоичная информация, на первом - последовательность синхронизирующих импульсов, на третьем выходе - сигнал наличия ошибки в принимаемом символе.Выработка последовательности СИнеобходима для обеспечения синхронной работы устройства. Эти сигналыпоступают на первые входы блока 1проверки на четкость, анализатора 2синфазности и блока 5 исправленияошибок. Двоичная информация поступает на второй вход блока 1 проверки на четность, где осуществляется еезапись в первый регистр 6 сдвига,Разрядность этого регистра выбирается равной десяти и-разрядных сообщений (как показывают проведенные рассчеты, такая разрядность регистраобеспечивает вьщеление синфазного приема сообщений до момента поступления первого принимаемого символа в последний разряд регистра). При приеме данных в первый регистр 6 сдвига параллельным способом осуществляется проверка группы из и символов на четность. В этом спучае, когда в этой группе соблюдается условие четности на выходе декодера 7, формируется положительный импульс, который через элемент И 8 и элемент ИЛИ 27 (блока 4 обнаружения) поступает на третий вход второго регистра 9 сдвига и на второй вход регистра 11 сдвига (анализатора 2 синфазности ), С помощью второго регистра 9 сдвига осуществляется последовательное выделение из сигналов, формируемых на выходе декодера 7 (моментов четно- , сТи), только тех, которые имеют пе 5 10 15 20 25 30 35 40 45 50 55 риод следования, равный длительностисообщения, В начальный момент функционирования устройства или при потере синфазного приема (наличие во .всех разрядах второго регистра сдвига нулеф)с помощью дешифратора 10 выделяющегоэто состояние, осуществляется залисьво все разряды этого регистра единиц(разрядность регистра совпадает счислом символов в сообщении). С помощью элемента И 8 происходит циклическая перезапись в этот регистртолько тех моментов четности, которые совпадают по времени с единичнымсигналом на выходе второго регистра9 сдвига. В результате этого черезнекоторое время в регистре остаетсятолько одна единица, которая в момент поступления ее на вход элементаИ 8 соответствует приему бита проверки на четность. Вывод о напичии синФазности приема и выработки импульса цикловой синхронизации осуществляется с помощью анализатора 2 синфазности. Это происходит следующим образом, Все вьщеленнные на выходеэлемента И 8 моменты четности записываются в регистр 11 сдвига, разрядность которого выбирается равнойтакже десяти и-разрядных слов, Вывод о наличии синфазности приемаделается в том случае, когда хотьбы только в ш-м дешифраторе . 12выделяется комбинация 0,1, а вэтот момент времени на п-е входывсех шдешифраторов 12 поступаютединицы (разрядность этих дешифраторов совпадает с разрядностью сообщения), т.е делается вывод .о том, чтовьщелено местоположение бита проверки на четность. Выработка сигналацикловой синхронизации осуществляется с помощью ш-го дешифратора 12.Сигнал,о синфазной работе устройстваФормируется на инверсном выходе триггера.13, который устанавливается внулевое состояние сигналами с выходаш-го дешифратора 12. Вывод об утересинфазного приема делается при наличии на прямом выходе триггера 13единичного сигнала, установка триггера 13 в единичное состояние осуществляется по сигналу с .выхода(ш)-го дешифратора 12, который выделяет из регистра 11 сдвига комбинацию, состоящую из одних нулей, Таким образом, на выходе анализатора2 синфазности формируются три сигна50837 0 В 5 13 ла. На первом выходе формируется сигнал цикловой синхронизации, по которому происходит разделение принимаемых символов на сообщения. Соответ. - ственно на втором и третьем выходах формируются сигнал синфазной и несинфазной работы устройства, Если учитывать то, что разрядность первого регистра 6 сдвига выбрана равной десяти и-разрядных слов, то значение ш следует выбирать равным 12.Возникновение ошибки в принимаемом сообщении может привесты к неви делению бита проверки на четность, в результате чего во втором регистре 9 сдвига происходит стирание единичного символа, указывающего местоположение бита проверки на четность. В этом случае устройство переходит в режим поиска синфазного положения, Во все разряды второго регистра 9 сдвига записываются единицы и осуществляется последовательное выделе - ние сигнала цикловой синхронизации (как было указано ранее). Организация и проведение этого режима связаны с утерей ряда сообщений или органиэацией их переспроса,Все это приводит к уменьшению пропускной способности устройства и увеличению удельного времени нахождения его в режиме фазирования. Для исключения влияния ошибок на работу устройства введен блок 4 обнаружения ошибок. Для коррекции однократных ошибок введен блок 5 исправления ошибок. При обнаружении ошибки устройство функционирует следующим образом. По сигналу о наличии ошибки в принимаемом символе (третий выход декодера 3 биимпульсного сигнала ), поступающему на второй вход блока 5 исправления ошибок, и при синфазной работе устройства (сигнал на втором выходе анализатора 2 синфазности ) на выходе первого элемента И 31 (в блоке 5 исправления ошибок ) формируется сигнал наличия ошибки, который поступает на четвертый вход блока 4 обнаружения ошибок. По этому сигналу осуществляется установка триггера 25 в единичное состояние, по сигналу с прямого выхода которого разрешается прохождение с и 1-го выхода второго регистра 9 сдвига единичного сигнала (момента четности )при налячии ошибки через элемент И 26 на выход блока. В этом случае исключается воэможность стирания сигнала, указывающего местоположение бита проверкина четность, элементом И 8 при нарушении условия четности в принимаемомсообщении. Коррекция ошибки осуществляется слепующим образом, По сигналус выхода первого элемента И 31 происходит обнуление и запуск раты второго счетчика 29 импульсов (происходит определение номера искаженногосимвола в сообщении), сброс и записьединицы в первый счетчик 28 импульсов, По сигналу цикловой сичхронизации конец принимаемого сообщенияна четвертый вход блока) осуществляется останов работы счетчиков 28 и29 импульсов. При обнаружении ошибкив декодере 3 биимпульсного сигналав искаженный бит записывается нулевой символ, однако в этом случаеможет произойти исправление ошибки( т,е. зпачеие символа записано верно ). Правильность записи в этом случае контролируется с помощью декодера 7. Если на выходе элемента И 8в этом случае появляется единичныйсигнал, то считается, что значениесимвола вписано верно В противномслучае на выходе второго элементаИ 32 формируется управляющий сигнал,по которому в соответствии с показа,ниями второго счетчика 29 импульсовна одном из выходов дешифратора 30формируется единичный сигнал, который и записывается в соответствующийразряд первого регистра 6 сдвига( блок 1 проверки на четность ). Еслив сообщении обнаружено две и болееошибок (проверка на четность в этомслучае не может быть использованадля коррекции ошибок, подсчет числаошибок происходит с помощью первогосчетчика 28 импульсов) происходитотказ о т коррекции ошибки, сброси останов работы второго счетчика 29импульсов. Потребителю с третьеговыхода блока 5 исправления ошибокпоступает сигнал о налички ошибки,которая не корректируется кодом,Формула изобретения 1. устройство для синхронизации биимпульсного сигнала, содержащее блок проверки на четность и анализатор синфазности, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени фазирования при одно38 7 13508временном снижении вероятности ошибки, введены блок обнаружения ошибки,блок исправления ошибки и декодербиимпульсного сигналавход которого5является информационным входом устройства для синхронизации биимпульсного сигнала, а первый, второй итретий выходы подключены соответственно к синхронизирующим входам анализатора синфазности, блока проверкина четность и блока исправления ошибки, к информационному входу блокапроверки на четность и информацион 7ному входу блока исправления ошибки,к управляемому входу которого подключен управляющий вход блока обнаружения ошибки и первый выход блокапроверки на четность, к управляющему входу которого подключен первыйвыход блока исправления ошибки, квходу сигнала цикловой синхронизациикоторого подключен вход сигнала цикловой синхронизации блока обнаружения о 1 пибки и первый выход анализатора синфазности, второй выход которого соединен с вторым синхронизирующим входам блока исправления ошибки,второй вь 1 ход которого соединен с первым информационным входом блока обна- ЗОружения ошибки, к второму информационному входу которого подключенвторой выход блока проверки на четность; к второму информационному входу которого подключен информационныйвход анализатора синфазности и выходблока обнаружения ошибки,2. Устройство по п,1, о т л и -ч а ю щ е е с я тем, что блок проверки на четность содержит последовательно соединенные первый регистрсдвига, первые входы которого являются управляющим входом блока проверки на четность, второй вход - информационным входом блока проверки на 45четность, декодер и элемент И, к второму входу которого подключен выходвторого регистра сдвига и второй выход блока проверки на четность, авыход является первым выходом блокапроверки на четность, а также последовательно соединенные второй регистр1сдвига, синхронизирующий вход которого подключен к синхронизирующемувходу первого регистра сдвига и явля-.ется соответствующим входом блокапроверки на четность, и дешифратор,выходкоторого соединен с управляющнм входом второго регистра сдвига,информационный вход которого является информационным входом блокапроверки на четность,3, Устройство по п,2, о т л ич а ю щ е е с я тем, что анализатор синфазности содержит регистрсдвига, и дешифраторов (где ш- 1, 2 3) и триггер, входы которого соединены соответственно с выходом т- и (тп)-го дешифраторов, авыход является вторым выходом анализатора синфазности, причем регистрсдвига имеет (ш) группы по и разрядов каждая,. выходы которых соединены с соответствующими входами(ш)-х дешифраторов, выходы которых,а также и-й выход каждой группы соединены с соответствующими входамиш-го дешифратора, выход которого является первым выходом анализаторасинфазности и подключен к первомувходу триггера, к второму входу которого подключен выход (ш)-го дешиф:ратора, входы которого объединены свходами " (и)-го дешифратора, апервый и второй входы регистра сдвига являются синхронизирующими и информационным входами анализаторасинфазности,4. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что декодербиимпульсного сигнала содержит дифференцирующий блок, вход которогоявляется входом декодера биимпульсного сигнала, а первый и второй выходы соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединенысоответственно с первыми входамитриггера и первого элемента ИЛИ, ипервым входом третьего элемента ИЛИи вторым входом первого элемента ИЛИ,выход которого соединен с первымивходами элемента И-НЕ и второго элемента ИЛИ и через линию задержки свторыми входами элемента И-НЕ и второго элемента ИЛИ, выход которогоявляется вторым выходом декодера биимпульсного сигнала и соединен спервым входом третьего элемента И ичерез ждущий мультивибратор с вторыми входами первого и второго элементов И, к второму входу третьего элемента И подключен выход элемента ИНЕ, а выход третьего элемента И является третьим выходом декодера биим-,пульсного сигнала и подключен к,второму входу третьего элемента ИЛИвыход которого соединен с вторым вхо-, дом триггера, выход которого является первым выходом декодера биимпульсного сигнала.Ъ. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок обнаружения ошибок содержит элемент И, первый вход которого является первым информационным входом блока обнару О жения ошибки, к второму входу подключен выход триггера, первый и второй входы которого являются соответственно вторым информационным и синхрониэирующим входами блока обнаруже ния ошибок, а выход элемента И соединен с первым входом элемента ИЛИ, второй вход которого является управляющим входом блока обнаружения ошибок, а выход элемента ИЛИ является 2 О выходом блока обнаружения ошибки.6. Устройство по п.1, о т л и ч а ю щ е,е с я тем, что блок исправления ошибок содержит последовательно соединенные второй счетчик идешифратор, выходы которого .являютсяпервым выходом блока обнаружения ошибок, а к управляющему входу черезпервый вход второго элемента И и инвертор подключен управляющий входблока исправления ошибок, второйвход второго элемента И являетсявходом цикловой синхронизации блокаисправления ошибок и соединен с соответствующими входами первого и второго счетчиков импульсов, к входусброса которого подключен выход первого счетчика импульсов, к входусинхронизации которого подключенсоответствующий вход второго счетчика и является входом сигнала синхронизации блока исправления ошибок,а к объединенным информационным входам первого и второго счетчиков через первый и второй входы элементаИ подключены соответствующие входыблока исправления ошибок.