Преобразователь кодов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 50 4 7 02 ВЕННЫЙ НОМИТЕТ СССР . ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ГОСУДА ПО ДЕЛ асср" 4 ПИСАНИЕ ИЗОБРЕТЕНИ Т.См 72217,анилик СР982 ство 7/02 деш и 14(56) Заявка Великобриткл. Н 03 К 13/24, опубАвторское свидетелР 078613, кл, Н 03 М 4) ПРЕОБРАЗОВАТЕЛЬ КОДОВ7) Изобретение относитсятельной технике и можетльзовано в автоматически вах преобр ретение об определени кода, за с родействие зователь к импульсов, импульсов, элемента гистра 7 зования информации. Изобспечивает предварительное формата преобразуемого ет чего повышается быстпреобразователя, Преобрадов содержит генератор 1 три счетчика 2,3 и 15 компаратор 4, четыре5,6,9 и 10, два реи 12, блок 8 управле 11 и два блокаи. Блок 8 управ5 10 15 20 25 30 35 40 45 50 55 Изобретение относится к вычислительной технике и может быть использовано в автоматических устройствахпреобразования информации,Цель изобретения - повышение быстродействия преобразователя.На фиг.1 представлена функциональная блок-схема преобразователя кодов; на фиг,2 - блок-схема блокауправления; на фиг,3 - граф-алгоритмблока управления.Преобразователь кодов содержитгенератор 1 импульсов, первый 2 ивторой 3 счетчики импульсов, компаратор 4, первый 5 и второй 6 элементы И, первый регистр 7, блок 8 управления, третий 9 и четвертый 10 элементы И, дешифратор 11, второй регистр 12, первый 13 и второй 14блоки памяти и третий счетчик 15 импульсов, На фиг.1 обозначены вход 16и выход 17 преобразователя.Блок 8 управления содержит регистр18 и блок 19 памяти, выполненный наПЗУ.Блок 8 управления работает в синхронном режиме от тактовых импульсовс генератора 1, т.е. переход от вершины к вершине граф-алгоритма происходит при наличии необходимого условия и импульса от генератора 1.Граф-алгоритм работы блока управления 8 (фиг.2) состоит из четырехвершин, Обозначения сигналов,в графалгоритме: "Равно"сигнал с третьего выхода компаратора 4; "Равно". -отсутствие сигнала на третьем выходекомпаратора 4; "ДС" - сигнал на выходе дешифратора 11; "ДС" - отсутствие сигнала на выходе дешифратора11; "Разр.6" - сигнал к элементу 10от блока 8; ЗПСТ 2, СТЗ" - сигнал ксчетчикам 2,3 от блока 8;"СБР СТ 15 -сигнал к счетчику 15 от блока 8",- сигнал на информационном выходе регистра 12; "0," - отсутствиесигнала на информационном выходе регистра 12; "Разр.сдв.РГ 12" - сигналк элементу 9 от блока 8,Преобразователь кодов работаетследующим образом.До начала работы счетчики 15, 2,3 и регистр 12 устанавливаются внуль (входы установки в нуль не показаны).При отсутствии на входе 16 преобразуемого кода на первом и второмвыходах компаратора 4 устанавливаются сигналы уровня логического нуля, а на третьем выходе - сйгнал логической единицы, который поступит на вход синхронизации регистра 7 памяти, при этом в регистр 7 записываются нулевые сигналы со счетчика 3, которые установятся и на выходе 17.Код, подлежащий преобразованию, поступает по входу 16 на входы компаратора 4. При этом если преобразуемый код не нулевой, на первом выходе компаратора 4 устанавливается сигнал уровня логической единицы, а на остальных выходах компаратора 4-сигналы уровня логического нуля.Далее определяется форма кода, поступившего на вход 16. Этот код может быть и-й разрядности. Разряды кода, поступающие по шинам с 1-й по п-ю, являются старшими разрядами, остальные разряды - младшими, Старшие разряды определяют основное время, затрачиваемое на преобразование кодов. Итак, если формат поступившего кода не включает старших разрядов,дешифратор 11 выдает в блок 8 сигнал логического нуля. По граф-алгоритму, по условию "ДС" и "Равно" блок 8 переходит из вершины 1 в вершину 2,где вырабатывает сигнал "Разр.С",который открывает элемент И 10Таккак сигнал логической единицы присутствует на первом выходе компаратора 4, то открывается элемент И 5. Импульсы от генератора 1, через элементы И 10 и 5 поступают на первыевходы счетчиков 2 и 3. При достижениисчетчиком 2 числа, равного поступившему преобразуемому коду, на третьемвыходе компаратора 4 устанавливаетсясигнал уровня логической единицы, ана первом выходе - сигнал уровня логического нуля, который запрещает дальнейшее прохождение импульсов через элемент И 5 на счетчики 2 и 3. Блок 8 возвращается в вершину 1, так как появился сигнал "Равно". На выходах счетчика устанавливается поданное по входу 16 число в новом преобразованном коде, которое с выходовсчетчика по сигналу уровня логическойединицы с третьего выхода компаратора 4 переписывается в регистр 7, навыходах которого и выходе 17 устанавливается значение преобразованногосигнала в новом коде,При смене на входе 16 кода, подлежащего преобразованию, на значение,1363480 меньшее предшествующему (предшест= вующее значение кода не включает старшие разряды), на втором выходе компаратора 4 устанавли 5 вается сигнал уровня логической единицы, а иа остальных выходах - сигналы уровня логического нуля.Блок 8 переходит в вершину 2 и разрешает прохождение импульсов от генератора 1 через элемент И 10, Сигнал. уровня логической единицы с второго входа компаратора 4 разрешает прохождение импульсов через элемент И 6 на вторые входы счетчиков 2. 15 Содержимое счетчиков 2 начинает уменьшаться, а при достижении счетчиком 2 состояния, равного значению кода на входе 16, на втором выходе компаратора 4 устанавливается сигнал уров ня логического нуля; прохождение импульсов от генератора 1 через элемент И 6 прекращается. На третьем выходе компаратора 4 устанавливается сигнал уровня логической единицы сигнал 25 Адрес Содержимое Блок Оы 0 л 0 иг0 о АйфОэАь А,1 0 0О 010 О О 00 О 01 3 О 10 О 0 1 0 Эквивалент кода 1000 Эквивалент кода 0100 О 00 О 01 Эквивалент кода 0010 О 10 П р и м е ч а н и еЭквивалент - значение нового кода,содержимое блоков 13 и 14 записывается соответственно в счетчики 2 и 503, и сигнал "СБР СТ 15", по которомусбрасывается в нуль содержимое счетчика 15. По следующему импульсу отгенератора 1 блок 8 переходит извершины 4 в вершину 2, где выдается11 1155сигнал Разр,б , открывающий элементИ 10. Далее преобразователь работаетаналогично описанному случаю, когда,преобразующий код больше содержимогосчетчика 2,Появление сигнала "0" на выходе регистра 12 означает,что на выходе счетчика 15 находится адрес, по которому из блока 13 выбирается код, ,содержащий логическую единицу только в одном разряде (логическая единица указывает на верхнюю границу преобразуемого кода), а из блока 14 выбирается его эквивалент в новом коде. По условию "Я" и импульсу от генератора 1 блок 8 переходит из вершины 3 в вершину 4, где вырабатывает сигнал "ЗПСТ 2, СТЗ",по которому"Равно" ), который переводит блок 8в вершину 1 и перезаписывает состояние счетчика в новом, преобразованном, коде в регистр 1Если по входу 16 поступил код,включающий старшие разряды, то срабатывает дешифратор 11 и на его выходе появляется сигнал ДС. Параллельно старшие разряды записываются в регистр 12. Блок 8 по условию "ДС" и"Равно" и0 л" переходит в вершину 3и сигналом Раэр,сдв.РГ 12" открываетэлемент И 9, через который начинаютпроходить импульсы с генератора 1 натактовые входы регистра 12 и счетчика 15, Информация в регистре сдвигается в сторону более старших разрядовдо тех пор, пока на информационномвыходе регистра 12 не появится сигнал "О". Содержимое счетчика 15является адресом для блоков 13 и 14памяти. Частично содержимое блоков13 и 14 приведено. в таблице, 13 б 3480Возможен случай когда поступившийкод по формату равен предыдущему.При этом, блок 8 .по условию "ДС" и11 11 11 11Равно и Опереходит и з вершины1 в вершину 4 . Далее преобразовательрабо та е танало гично описанному .Формула изобретения1,Преобразователь кодов, содержащий генератор импульсов, первый и второй счетчики импульсов, выходы первого счетчика импульсов соединены с одноименными первыми входами компаратора, вторые входы которого являются входами преобразователя, первый и второй выходы компаратора соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых объединены, выходы первого и второго элементов И соединены соответственно с суммирующими и вычитающими входами первого и второго счетчиков импульсов, выходы второго счетчика ипульсов соединены с одноименными информационными входами первого регистра, выходы которого являются выходами преобразователя, третий выход компаратора соединен с синхровходом первого регистра, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия преобразователя, в него введены блок управления, третий и четвертый элементы И, дешифратор, второй регистр, блоки памяти, третий счетчик импульсов, выходы которого соединены с одноименными информационными входами первого и второго блоков па- Г мяти, выход дешифратора соединенс первым входом блока управле.ния, первый выход котороГо соединенс входом обнуления третьего счетчикаимпульсов, выход второго регистрасоединен с вторым входом блока управления, второй выход которого соединенс управляющими входами первого ивторого счетчиков импульсов, выходгенератора импульсов соединен с первыми входами третьего и четвертогоэлементов И и с третьим входом блокауправления, третий выход которогосоединен с вторым входом третьегоэлемента И, выход которого соединенс синхровходами второго регистра итретьего счетчика импульсов, четвертый выход блока управления соединенс вторым вхоДом четвертого элементаИ, выход которого подключен к второму входу первого элемента И, четвертый вход блока управления подключенк третьему выходу компаратора, ин формационные входы второго регистраи входы дешифратора подключены ксоответствующим входам преобразователя.2. Преобразователь по п. 1, о тЗ 0 л и ч а ю щ и й с я тем, что блокуправления содержит регистр и блокпамяти, первые выходы которого соединены с соответствующими первыми,входами регистра, выходы которогосоединены с соответствующими адресными входами блока памяти, вторыевыходы которого являются выходамиблока управления, вторые входы регистра являются входами блока управ1363480 фЮ Р С РигЗ ставитель Б.Ходовхред Л,Сердюкова орректор М.Максими едактор А.Ога Заказ 6380/5 4 Тираж 900 Подпи ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 13035, Москва, Ж, Раушская наб., д. 4