Вычислительная ячейка

(5 06 Р 7/38 ЕННЫИ КОМИТЕТ СССРЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОСУДАРС О ДЕЛА САНИЕ ИЗОБРЕТЕНИ 9 4аучн(21) 3935578/24- (22) 14,06,85 (46) 30,01.87. Б (71) Ленинградск ственное объедин (72) Ю. М, Монаш (53) 681,325(088(57) Изобретение относится к вычислительной технике, Изобретение позволяет расширить функциональные возможности ячейки за счет выполнения операций сложения (вычитания), что достигается введением в вычислительнуюячейку с поразрядной обработкой чисел, содержащую регистр множителя 14,сумматор 15 и элементы задержки 2327, счетчика 1, регистра множимого13, сдвигового регистра 12, триггера16 знака множителя, элементов И 2-10,ИЛИ 11, И-ИЛИ 17-22, 2 ил 1 табл.287- 16 6 1-1 1 6 б 0 О, О.з зЙ, - сос-й вы -01 црегистро ние, Р,счетчикаки м тояние триггеров числительной яче5ов памятии бй 9и 26 и 27 со 13 яния элемен 14 х-й ячей стояния й ячей -элементов задержки Я Ц сосдержки 26 и 27 (Триггер 16 знменты 17 и 18, 2образования дополжимого в прямойтата операции.Коррекция заклзначения знаковогна значение множим ояния элемент- 1)-й ячейки,ка множителя, эли 11 служат для ов з(фиг, 2) для 4ячеек 48 - 485ь соединениеость всех ячеек еществ позволя нитель кода к. Иденти изменять этих яче позволяе батываем коррекции реэуль бр ни зрядность ем подклю х данных ельных сх умножении множителя ючается м олнит Регис разрядаго в п телей и счетчиры сомн рямом коде,а 6 =О,ИЛИ 17 и 183 множимого,ентов И-ИЛИительный код что позухразрядядный вызадержкой к поразряд риггер тов Иоян сли с выхо элеменд регис т Рэл снимается кпри Ц, = на17 и 8 снимрегистра 13тельный код ыход тся доп я одновреумноже Регистра 13 множителя р каждой ячей т ядных сом Изобретение относится к вычислительной технике и предназначено для одновременото выполнения операций :;=х у+г К:1.х у над двухразрядными числами, поступающими в последовательном дополнительном коде младшими разрядами,Целью изобретения является расширение функциональных возможностей засчет выполнения операции сложения, 10На фиг, 1 представлена схема вычислительной ячейки; на фиг, 2 - пример соединения трех вычислительныхячеек.Вычислительная ячейка (фиг. 1) содержит счетчик 1, первый - девятыйэлементы И 2-10, элемент ИЛИ 11,регистр 12 сдвига, регистр 13 множимого, регистр 14 множителя, сумматор15, триггер 16, первый - шестой элементы И-ИЛИ 17-22, первый - пятыйэлементы 23-27 задержки, вход 28 результата операции, вход 29 знака мно -жителя, вход 30 инверсного знака мно 25жителя, первый и второй входы 31 и 32разрешения преобразования в дополнительный код, вход 33 множимого, вход34 множителя, вход 35 частичного произведения, вход 36 слагаемого, вход37 разрешения счета, выход 38 частич 30ного произведения, выход 39 инверсного знака множителя, выход 40 знакамножителя, первый и второй выходы 41и 42 разрешения преобразования в дополнительный код, выход 43 множите- .З 5ля, выход 44 сигнала начала коррекции, выход 45 множимого, выходы 4647 старшего и младшего разрядов результата ячейки.Пример построениятрех вычислительных ка являются двураэрядными, воляет построить ячейки дв ными и организовать поразр вод результата операции с на один такт по отношению ному вводу операндов.В ячейках осуществляетс менное выполнение операций ния и сложения (вычитания) Двухразрядный счетчик 1 управления вводом одноразр 45 2ножителей в элементы задержки 26и 27 и регистры 13 и 14 хранениямножимого и множителя,Счетчики осушествляют счет дотрех (код "11") и включаются в работупоследовательно, сначала работаетсчетчик первой ячейки, затем - второй и т,д,Одноразрядные элементы 26 и 27задержки служат для последовательнойпередачи разрядов множимого и множителя,Двухразрядные регистры 13 и 14хранения множимого и множителя служат для записи и хранения двухразрядных сомножителейРабота элементов 26 и 27 и регистров 13 и 14 описывается таблицей переходов: множимого (т,е, дополни -от дополнительного кода), Во время коррекции знаказмножается триггерами 16ки последовательно, 3 1287Комбинационный семивходовый сумматор 15 служит для формирования частичной суммы -й ячейки, которая задерживается на один такт элементами23-25 задержки, 5Четырехразрядный сдвиговый регистр 12 служит для хранения результата операции и позволяет реализовать выражения вида Я=Ех у , Так какрегистры 12 каждой ячеики соединяются последовательно, то регистры всехвычислительных ячеек составят один2 п-разрядный сдвиговый регистр. Этотрегистр служит для ввода и хранения2 п-разрядного результата операции 15в текущем цикле обработки операндов.Для этого необходимо выход 47 первойячейки соединить с входом 28 первойячейки,Все элементы памяти строятся по 20двухступенчатой схеме с входамиБ (Р) сброса В и общим входом .синхронизации,При обработке и разрядных чиселсо знаком устройство должно состоятьииз 1 - ( схем.2Устройство работает следующим образом.Предварительно все элементы памяти устройства устанавливаются в нулевое состояние,На входы 30, 31 и 37 первой ячейки подается сигнал "1", а на вход32 - сигнал "0". Вход 35 первой ячей ки соединяется с выходом 47 второйячейки, В течение итактов работыустройства на входах 29 и 30 первойячейки будут присутствовать сигналысоответственно "0" и "1", Начиная с 40и-го такта работы устройства на входах 29 и 30 первой ячейки будутприсутствовать сигналы, соответствующие значению знакового разряда множителя, 45В течение первых п тактов работыустройства на входы 33 и 34 первойячейки последовательно, начиная смладших разрядов, поступают сомножители, а в течение вторых и тактов на 50вход 36 первой ячейки поступает также последовательно, начиная с .младших разряцов, слагаемое. Еслислагаемое имеет длину 2 п разрядов,то оно поступает в течение 2 п тактов,55Знак множителя на вход 29 первойячейки подается после вычисления празрядов результата операции и фор 145 4мируется элементом И 9 одной из ячеек устройства. Конкретный элементИ 9, выход которого является сигналом начала коррекции результата операции, определяется разрядностьюоперандов, Так, при п=6 используетсяэлемент И 9 второй ячейки.При сигнале синхронизации Т=1(на схеме не указан) осуществляетсяформирование одноразрядного результата операции, представленного в дополнительном коде и снимаемого с выхода 47 первой ячейки,При Т=О осуществляется ввод операндов и изменение состояний элементов памяти устройства,При реализации операций умноженияс накоплением вход 28 первой ячейкисоединяется с выходом 47 первой ячейки, а выход 38 последней - с входом36 первой ячейки,Для получения действительного произведения сомножителей, представленных в дополнительных кодах, необходимо знаковый разряд множителя перемножать на каждый разряд множимого,представленного в прямом коде. Вэтом заключается коррекция псевдопроизведения в устройстве,Коррекция псевдопроизведения начинается с момента установки триггера 16 знака первой ячейки, С этогомомента знаковый разряд множителя,который как и предыдущие его разрядыпоступает на элемент 27 задержки, умножается последовательно на преобразованное в прямой код множимое,Последовательное преобразованиекода множимого, начиная с младшегоразряда, обусловлено последовательнымраспространением знака множителя(начиная с и-го такта работы устройства) с помощью триггера 16 знакамножителя каждой двухраэрядной ячейки умножения.Знак произведения определяется позначению (2-1)-го разряда результата операции, Снимается результат операции вместе со знаком с выхода 47первой вычислительной ячейки. Слагаемое подается на вход 36 первой ячейки, включая и знаковый разряд, Сложение осуществляется в дополнительных кодах по всем разрядам., включая и знаковые разряды, Для получения правильного результата операции к=кфу+ в дополнительном коде,необходимо исключить следующие дваслучая:х уО, д -. 0 и х у+д ), 1;ху(О, А(О и ху+1,В этих случаях возникает переполнение разрядной сетки и результатоказывается неверным,Бо всех остальных случаях результат операции правильный,Случаи, приведенные вьппе, исключаются с помощью соответствующегомасштабирования операндов. Формула изобретения Вычислительная ячейка, содержащая регистр множителя, два элемента И, пять элементов задержки, сумматор, причем выход старшего и младшего разрядов суммы сумматора соединены с входами первого и второго элементов задержки, выходы которых являются выходами старшего и младшего разрядов результата ячейки, выход переноса сумматора соединен с входом третьего элемента задержки, выход которого соединен с входом переноса сумматора, о т л и ч а ю щ а я с я тем, что, с целью расширения функциональных возможностей за счет выполнения операции сложения, в нее введены семь элементов И, триггер, счетчик, регистр множимого, регистр сдвига, шесть элементов И-ИЛИ и элементИЛИ, причем вход сдвига регистрасдвига является входом результата.операции ячейки, выход регистра сдвига является выходом частичного произведения ячейки, вход знака множителя ячейки соединен с информационным входом триггера и с первым ивторым входами первого элемента ИИЛИ, третий вход которого являетсявходом инверсного знака множителяячейки, первый вход разрешения преобразования в дополнительный кодячейки соединен с четвертым входомпервого элемента И-ИЛИ, с первымивходами первого элемента И и второгоэлемента И-ИЛИ, второй вход разрешения преобразования в дополнительныйкод ячейки соединен с первым входомэлемента ИЛИ, с пятым входом первогоэлемента И-ИЛИ и вторым входом второго элемента И-ИЛИ, вход множимогоячейки соединен с первыми входамивторого, третьего и четвертого элементов И, с первым. входом третьегоэлемента И-ИЛИ и первым и вторым 25 ЗО 35 сЯ 45 50 55 входами че вертог о элемента И-ИЛИ,вход разрешения счета ячейки является первым входом пятого элемента ИИЛИ и соединен с вторым входом пятого элемента И-И И, выход которого соединен со счетным входом счетчика, инверсный выход первого разряда которого соединен ;: третьим входом пятого элемента И-".И, с вторым входом третьего элемента И, с первым входом пятого элемеп а И и вторым и третьим входами третьего элемента И-ИЛИ, выход которого соединен с первым информационным входом сумматора, прямой выход первого разряда счетчика соединен с вторыми входами второгои четвертого элементов И, первымивходами шестого, седьмого, восьмогои девятого элементов И, с четвертымвходом третьего элемента И-ИЛИ, третьим входом четвертого элемента ИИЛИ и первым входом шестого элемента И-ИЛИ, инверсный выход второго разряда счетчика соединен с четвертымвходом пятого элемента И-ИЛИ, с третьим входом второго элемента И, свторым входом седьмого элемента И ипятым входом третьего элемента И-ИЛИ,прямой выход второго разряда счетчика соединен с третьими входами третьего и четвертого и вторыми входамипятого, шестого, восьмого и девятогоэлементов И, с вторым входом шестогоэлемента И-ИЛИ, с четвертым входомчетвертого элемента И-ИЛИ и с шестыми седьмым входами третьего элементаИ-ИЛИ, вход множителя ячейки соединен с третьими входами пятого, шестогс и седьмого элементов И, с восьмымвходом третьего элемента И-ИЛИ и третым и четвертым входами шестого элемента И-ИЛИ, инверсный выход триггера соединен с третьим входом второгоэлемента И-ИЛИ и является инверснымвьходом знака множителя ячейки, прямой выход триггера является прямымвыходом знака множителя ячейки исоединен с четвертым и пятым входамивторого элемента И-ИЛИ, выходы второго и третьего элементов И соединеныс информационым входом первого и второго разрядов регистра множимого,инверсный выход первого разряда которого соединен с шестыми входамипервого и второго элементов И-ИЛИ ивторым входом первого элемента И, вь 1 ход которого является первым выходомразрешения и преобразования в дополнительный код ячейки, прямой выход7 5 8того и четвертого элементов И соединены соответственно с входами четверЯ того и пятого элементов задержки,выход пятого элемента задержки сое динен с третьим входом девятого элемента И и является выходом множимого. ячейки, выходы пятого и седьмого элементов И соединены с информационнымвходом первого и второго разрядов 10 регистра множителя, выход первогоразряда которого соединен с четвертым входом девятого элемента И, выход которого соединен с третьим информационным входом сумматора, чет вертый информационный вход которогосоединен с выходом четвертого элемента И-ИЛИ, пятый и шестой входы которого соединены с выходом второго разряда регистра множителя, входы сла гаемого и частичного произведенияячейки являются пятым и шестым информационными входами сумматора, выходвосьмого элемента И является выходомсигнала начала коррекции ячей ;ки. Составитель Н, Маркелоедактор А, Лежнина Техред Д.Олейник Корректор М, Д Тираж 69 ч дарственного комитета ССС изобретений и открытий Ж, Раушская наб., д.аказ 7718/52ВНИИПИ Гос Подписно по дела30353 Москв оизводственно-полиграфическое предприя первого разряда регистра множимогососнине с седьмым входом второго иседьмым и восьмым входами первогоэлементов И-ИЛИ и вторым входом элемента ИЛИ, выход которого являетсявторым выходом разрешения преобразования в дополнительный код ячейки,инверсный выход второго разряда регистра множимого соединен с третьимвходом первого элемента И и восьмыми девятым входами второго элементаИ-ИЛИ, выход которого соединен с пятым и шестым входаМи шестого элемента И-ИЛИ, выход которого соединен свторым информационным входом сумматора, прямой выход второго разрядарегистра множимого соединен с десятым и одиннадцатым входами второгоэлемента И-ИЛИ и третьим входом элемента ИЛИ, выход первого элементаИ-ИЛИ соединен с девятым входом третьего элемента И-ИЛИ, десятый входкоторого соединен с выходом четвертого элемента задержки и являетсявыходом множителя ячейки, выходы шесг, Ужгород, ул. Проектна