Устройство для обработки данных

/В циальное кон еское бюро с иной техники ельство СССР 7/52, 1982, ьство СССР 7/50, 1978,Техническое 3, с, 21-24,ГОСУДАРСТВЕННЫИ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ (57) Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ, Целью изобретения является повышение быстродействия при выполнении операции деления, Поставленная цель достигается тем, что в устройство, содержащее регистр 1 операнда, основной коммутатор 2, байтовый коммутатор 3, основной арифметико-логический блок 4, байтовый арифметико-логический блок 5, основной регистр 6, байтовый регистр 7, сдвигатель 9, регистр 11 сдвига, коммутатор 12 множителя, блок 14 ускоренного умножения, блок 5 формирования знака, счетчик 16 ктов, блок 19 микропрограммного равления, введены сдвигатель 10 и ок 13 выбора частного, 3 з,п. ф-лы,ил., 4 табл.8 1287146 Продолжениетабл, 14 3 Передача с входа 1 Коммутатор 1Коммутатор 8Элемент 61Регистр 7Регистр бБлок 4Коммутатор 2Коммутатор 8Элемент 61Регистр 7Регистр 1 операндаРегистр 6Блок 4 36 37 Передача с входа 2ХранениеЗапись по входу 1 42 34 Вычитание 35 Передача с входа 3 Передача с входа 1 36 3 Передача с входа 2 42 Хранение 32 Запись по входу 2Передача с входа 2Передача с входа 1СчетПередача с входа 1 34 35 Коммутатор 8Счетчик 16 тактов Элемент 61 38 42 Коммутатор 58Регистр 7Блок 5Коммутатор 3 ЗаписьПередача с входа 1Передача с входа 1 30 31 Регистр 1 операнда Запись по входу 2 32 Запись по входу 1Передача с входа 1 Регистр 6 34 Блок 4 35 Коммутатор 2Элемент 61Регистр 7Блок 5 36 Передача с входа 2 Хранение 29 Вычитание 3019 1287 146 20 12 31 Коммутатор 3 32 Регистр 1 операнда Хранение 34 Регистр 6 38 42 Элемент 61 43 Запись 30 Сложение 31 Коммутатор 3 32 Регистр 1 операнда Хранение 33 34 36 41 38 12 42 29 32 33 34 Сложение 36 37 41 38 Счетчик 16 тактов Счет Элемент 61 42 13. Регистр 11 сдвига Регистр 6Блок 4Коммутатор 2Коммутатор 8 Коммутатор 12 множителя Продолжение табл. 1 Передача с входа 1 Запись и хранениеСложение по модулю 2 Передача с входа 1 Передача с входа 1 Сдвиг на тетраду э сторону младших разрядов 1 Запись по входу 2 Передача с входа 1 Передача с входа 2 Передача с входа 1 СчетПередача с входа 2Хранение Сдвиг на тетраду в сто-, рону младших разрядов Запись по входу 2 Передача с входа 2 Передача с входа 1 Передача с входа 21287146 21 22 1 2 ХранениеЗапись по входу 1 29 34 Сложение Передача с входа 2 Передача с входа 1 36 37 Коммутатор 12 множителя 41 14 42 Передача с входа 2 Элемент 61 Регистр 7 29 Блок 5 30 31 Коммутатор 3 Регистр 1 операнда Запись по входу 1 32 Регистр 11 сдвига Очистка 33 Регистр 6 Блок 4Коммутатор 8 35 Счетчик 16 тактов Запись и хранение Второй вход коммутатора 3 Константа 39 Элемен т 61 42 Запись Вычитание Передача с входа 1 32 Регистр 1 операнда Хранение 33 Регистр 11 сдвига Хранение 34 Регистр 635Блок 4 Запись по входу 1Передача с входа 2 Передача с входа 1 Регистр 7 Регистр 6 Блок 4 Коммутатор 2 Коммутатор 8 43 Коммутатор 5829 Регистр 730 Блок 531 Коммутатор 3 37 Коммутатор 8 Продолжение табл. 1 ХранениеПередача с входа 1Передача с входа 2 Запись по входу 2Передача с входа 2Передача с входа 1 Сложение по модулю 2Передача с входа 123 1287146 Продолжение табл. Хранение Передача с входа 2 Хранение Запись по входу 1 Вычитание Передача с входа 2 Коммутатор 8 40 Счетчик 49 частного Запись и счет 4 Коммутатор 12 множителя Передача с входа 2 38 Счетчик 16 тактов Счет 42 Элемент 61 Передача с входа 2 29 Регистр 7Регистр 1 операнда Регистр 11 сдвига Хранение 32 33 34 Регистр 6 35 Блок 4 36 Коммутатор 2 37 Коммутатор 8 Запись по входу Вычитание Передача с входа 2 40 Счетчик 49 частного Запись и счет Передача с входа 2 Счет Передача с входа 2Хранение и 38 Счетчик 16 тактов42 Элемент 6129 Регистр 732 Регистр 1 операнда33 Регистр 11 сдвига34 Регистр 635 Блок 436 Коммутатор 2 41 Коммутатор 12 мно- жителя 38 Счетчик 16 тактов 42 Элемент 6129 Регистр 732 Регистр 1 операнда Сдвиг на тетраду всторону старших разрядов1287146 25 26Продолжение табл. Запись по входу 1 егистр Сложение лок 36 Коммутатор 2 37 Коммутатор 8 Передача с входа 1 Передача с входа 1 9 частно- Сче 40 четчик Хранение едача с входа 2 Регистр 7 Запис Сложение Передача ло вход оммутатор Регистр 6 Блок пись по вход Передача с входа 1 Переда входа оммутат иница ом лиц Старшая част делимогоСтаршая част делителя аршая частделимого значенияцифры частного 5 2 07 О Старшая част делителя36 39 Регистр 11 сдвига Счетчик 16 такЭлемент 61 Второй входтатора 3 шестнадцати ричный код приближенно го значения цифры часть Шестнадца тиричный код приб- лиженного1 1)87146Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных процессорах.Целью изобретения является повышение быстродействия при выполненииоперации деления,На фиг, 1 представлена схема предлагаемого устройства для обработкиданных; на Аиг. 2 - схема блока выбора частного; на фиг. 3 - то же,блока ускоренного умножения; наФиг. 3 - то же, блока Формированиязнака; на фиг. 5 - диаграмма алгоритма загрузки; на Аиг. 6 - то же, алгоритма сложения; на Фиг. 7 - то же,алгоритма умножения; на Фиг. 8 - тоже, алгоритма деления,Устройство для обработки данных(Фиг. 1) содержит регистр 1 операнда, основной коммутатор 2, байтовыйкоммутатор 3, основной арифметикологический блок 4, байтовый ариАметико-логический блок 5, основной регистр 6, байтовый регистр 7, основной коммутатор 8 сдвигатели 9 и 10,регистр 11 сдвига, коммутатор 12 множителя, блок 13 выбора частного, блок14 ускоренноо умножения, блок 15 Аормирования знака, счетчик 16 тактов,инАормационный вход 17 устройства,выход 18 устройства, блок 19 микропрограммного управления, вход 20 видаоперации устройства, установочныйвход 21 устройства, вход 22 начала 35работы устройства, тактовый выход 23блока 19 микропрограммного управления,входы 24-27 условий блока 19 микропрограммного управления, управляюшиевыходы 28-43,40Блок 13 выбора частного (Аиг. 2)содержит регистр 44 делимого, табличный преобразователь 45 делителя, сдвисдвигатели 46 и 47 делимого и делителя, элемент 48 памяти частного,счетчик 49 частного и регистр 50 частного,Блок 14 ускоренного умножения(Фиг. 3) содержит табличный преобразователь 51 множителя, сдвигатели52-54, коммутатор 55, арифметико-логические элементы 56 и 57,Блок 15 Формирования знака Фиг. 4 содержит коммутатор 58, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 59, регистр 60 знака, ариАметико-логический элемент 61,Блок 19 микропрограммного управления может быть реализован .аналогично 2известному, В блоке 19 микропрограммного управления кодируются микропрограммы согласно Фиг. 5-8, Используемые микрокоманды приведены в табл, 1,Блок 13 выбора частного предназначен для выбора по пяти старшим разрядам делимого (остатка) и делителяшестнадцатеричной цифры частного изэлемента памяти частного, котораяравна или больше, но не более, чемна две единицы истинной цифры частного, а также для изменения при необходимости выбранной цифры частного наединицу на счетчике,Блок 14 ускоренного умножения .предназначен для умножения мантиссымножимого на четыре разряда множителя, а также для умножения мантиссыделителя на опытную четырехразряднуюциАру ча ногоСдвигатели 9 и О выполняют соответственно сдвиг на четыре разряда всторону старших и младших разрядов,Регистр 11 сдвига предназначендля хранения и сдвига частного и множителя на четыре разряда соответственно в сторону старших и младшихразрядов при записи истинной четырехразрядной цифры частного и частичногопроизведения,Блок 15 Формирования знака выполняет анализ знаков исходных операндов,участвующих в операциях, установление знака результата.1 Кодировка элемента 48 памяти частного представлена в табл. 2. Сдвигатели 52-54 выполняют соответственно сдвиг на один, два и три разряда в сторону старших разрядов.Кодировка табличного преобразователя 51 множителя представлена в табл. 3, где указана кратность множимого на входах коммутатора 55, элеэлементов 56 и 57 и выполняемая ими функция.Кодировка табличного преобразователя 45 делителя представлена в табл, 4, в которой отображен алгоритм преобразования разрядов делимого и делит-:.пя в разряды адреса элемента 48 памяти частного,Арифметхко-логические блоки 4 и 5 и арифметико-логические элементы 56, 57 и 61 реализуются на универсальных арифметико-логических элементах серии 155. -х Рто оа Хо ф11 О- о о х5-Ц до ЭО 1 ОХ х д ахЭф Г6)8 ц)э Йоу хДоох офа ЭЕ ЦС О"хфГо хХ Эд хф :х,о Фо хо ых1 ХхР 8Ехщ Оо лохф ха эы й 3 1 М х 1 1 1хо ц 1 а о Еф ф287346 игралвфла Р Составитель А, КлиеТехред И, Олейник тяга рек Ю, Сер Ред П аказ 1718/52,коми и ска роизводственно-полиграфическое предприятие, г, Ужгород, ул. Проектна/флЮдМцнрпю 0 паи 0 а 13 Тираж б 94 ВНИИПИ Государствекног по делам изобоетен3035, Москва, Ж, Рау писноеета СССРкрмтийаб д. 4/58746 5 10 5 20 25 30 35 40 45 50 55 3 гУстройство для обработки данныхработает следующим образом.Работа устройства начинается сзапуска блока 19 микропрограммногоуправления. По сигналу сброса навходе 21 блок 19 устанавливаетсяв исходное состояние и Формирует навсех своих выходах коды,. соответствующие исходной микрокоманде "0",После этого на вход 20 подается кодкоманды, подлежащей выполнению. Припоступлении сигнала на вход 22 начинается Формирование в блоке 9микрокоманд и выдача на входы 28-43необходимых микроприказов с учетомусловий, поступающих на входы 24-27,На выходе 23 формируются соответствующие тактовые сигналы, что обеспечивает функционирование устройствапо однотактному принципу,По окончании выполнения микропрограммы, соответствующей заданному кокоду команды, последняя микрокомандазадает безусловный переход на микрокоманду Ои тем самым переводитустройство в исходное состояние,при котором блокируется прохождениетактовых сигналов, блок 19 переключается на прием кода следующей команды.На фиг, 5 показан алгоритм микропрограммы загрузки. Выполнение команды загрузки осуществляется надва такта.В первом такте (микрокоманда 1)загружаемый операнд записывается попервому входу в регистр 1 операнда.Во втором такте (микрокоманда 2),порядок, мантисса и знак операндасоответственно с выходов регистра 1операнда поступают на первый входкоммутатора 3, первый вход коммутатора 2 и первый вход коммутатора 3,первый вход коммутатора 2 и первыйвход блока 15 формирования знака.Коммутаторы 2 и 3 переключаютсяна передачу с первых входов. Мантисса и порядок поступают на первыевходы блока 4 и 5, которые в данноймикрокоманде выполняют функции передачи с первых входов, С их выходовмантисса и порядок записываются спервых входов в регистры б и 7. Знак операнда с первого входа коммутатора 58 передается на первый вход элемента 61 и далее на вход регистра 60. Запись в регистры 6, 7 и 60 производится по поступлении тактового сигнала на тактовые вхоцы регистров.На фиг, б показан алгоритм микропрограммы сложения, Команда сложениявыполняется после выполнения командызагрузки первого операнда. В микрокоманде 1второй операнд записывается по первому входу в регистр 1операнда, В следующем такте (микрокоманда 3) порядок второго операндачерез коммутатор 3 поступает на пер-:вый вход блока 5, а на второй еговход из регистра 7 поступает порядокпервого операнда. Порядки вычитаютсяи разность порядков с выхода блока5 записывается в счетчик 16 тактов,В качестве условий перехода в данной микрокоманде используются знак навходе 24 и входе 26 нулевого состояния счетчика 16 тактов. Если разностьпорядков положительна и не равна нулю следует переход на микрокоманду"8", в которой производится сдвигмантиссы меньшего числа в сторонумладших разрядов и уменьшение содержимого счетчика 16 тактов на единицу.Повторение микрокоманды "8" производится до обнуления счетчика 16 тактовЕсли разность порядков, полученная в микрокоманде 13" отрицательна,то следует микрокоманда "9", в которой первый и второй операнды меняются местами. Первый операнд с выходарегистра 6 и 7 и регистра 60 блока15 записывается в регистр 1 операндас второго входа, а содержимое регистра 1 операнда записывается в регистры 7, б и 60 аналогично микрокоманде "2", В микрокоманде "1 О" порядки операндов вычитаются, а положительная разность записывается в счетчик16 тактов и далее следует переход на микрокоманду8для сдвига мантиссыменьшего операнда. При нулевом состоянии счетчика 1 б тактов, полученного в микрокомандах "3" или "8" выполняется микрокоманда "4", в которойанализируются знаки операндов, посту. лающие на второй и третий входы элемента 59, и признак операции сложения (0), поступающий на первый вход, эти три сигнала складываются по мо дулю два и в зависимости от бита получаемой суммы следует переход на микрокоманду "5", в которой мантиссы операндов складываются, либо на микрокоманцу "6", в которой мантиссы вычитаются. Сложение и вычитание мантисс производит я в блоке 4, Одна из12871 Микропрограмма команды вычитания выполняется аналогично, с той лишь разницей, что при определении знака на выходе элемента 59 на первый его вход подается инверсный сложению признак вычитания, 40На фиг. 7 показан алгоритм выполнения микропрограммы умножения. Команде умножения предшествует команда загрузки первого операнда (множителя), В микрокоманде "0" содержимое 15 6 основного регистра переписывается в регистр 11 сдвига. В микрокоманде "1" выполняется запись второго операнда (множимого) в регистр 1 операнда и константы в счетчик 16 тактов. В следующей микрокоманде "11" с выхода регистра 11 сдвига младшая тетрада множителя поступает на первый вход коммутатора 12 множителя, с выхода которого тетрада множителя поступает на вход блока 14 ускоренного умножения и на вход преобразователя 51 множителя. В зависимости от поступившего кода на первом, втором и треНа фиг. 8 показана микропрограмма деления, Команде деления предшествует команда загрузки первого операнда (делимого). В яикрокоманде "14" в регистр 1 операнда записывается второй операнд (делитель), а в счетчик 16 - тактов - константа, определяющая требуемое количество тетрад частного,5мантисс поступает на первый входблока 4 с первого входа коммутатора2, другая мантисса поступает на второй вход блока 4 с первого входакоммутатора 8, В зависимости от знака разности мантисс определяется знакрезультирующего операнда. Это действие выполняется на элементе 61 блока15 (фиг, 4), на первый вход которогочерез второй вход коммутатора 58 поступает знак с выхода блока 4 и знак,содержащийся в регистре знака. Элемент 61 выполняет функцию инверсного сложения по модулю два, результаткоторой является знаком суммы операндов, записывается в регистр знаков60. Отрицательный знак разности мантисс определяет необходимость перехода к микрокоманде "7", в которойполученная разность с выхода регистра 6 через первый вход коммутатора 8поступает на второй вход блока 4, ана его первый вход через третий входкоммутатора 2 подается нулевая мантисса, предварительно полученная 25очисткой регистра 11 сдвига, Выполняется функция вычитания и таким образом мантисса результата из дополнительного кода преобразуется в прямой код и записывается в регистр 6. 30Порядок операнда, содержащийся врегистре 7, является порядком резуль.та.та,46 бтьем выходах преобразователя 51 множителя вырабатываются сигналы в видекодов управления функциями в соответствии с табл. 3. На первый и второйвходы коммутатора 55 соответственнопоступают однократная и двухкратнаямантисса множимого. На первый и второй входы элемента 56 поступает соответственно четырехкратная и восьмикратная мантисса множимого,Произведение множимого на тетрадумножителя формируется на выходе элемента 5 и через второй вход коммутатора 2, второй вход блока 4, сдвигатель 10 записывается в регистр 6.В этом же такте производится сдвигна тетраду в сторону младших разрядовмантиссы множителя, содержащийся врегистре 11 сдвига, таким образом навыходе младших разрядов регистра 11сдвига подготавливается следующаятетрада множителя.Константа, занесенная в счетчик16 тактов, в микрокомандах "11" и"12" уменьшается на единицу, В микрокомандах "12" формирующиеся произведения множимого на очередную шестнадцатиричную цифру множителя складывается с частичной суммой произведений,сдвинутой на тетраду в сторону младших разрядов, Частичная сумма произведений накапливается в регистре 6 ипоступает на подсуммирование на второй вход блока 4 через коммутатор 8.Сдвиг частичной суммы производитсясдвигателем 10 при записи в регистр 6.Сложение порядков производится вблоке 5. Порядок результата записывается в регистре 7.Формирование знака производится вблоке 15 на элементе 61, который .выполняет функцию сложения по модулюдва. Результат сложения представляетзнак произведения и записывается врегистр 60.В микрокоманде "13" выполняетсяподсуммирование последнего частичного произведения и запись суммы частичных произведений в регистр 6 безсдвига с первого входа.7 12871Мантисса делимого сдвигается на тетраду в сторону младших разрядов путемпередачи мантиссы через коммутатор 18, блок 4 и сдвигатель 1 О на записьс второго входа регистра б. В следующей микрокоманде старшие восемь разрядов содержимого регистра б, пройдяповторно через коммутатор 8, блок4 записываются в регистр 44 делимого,Записанные разряды представляют собой начальный вектор делимого, С выхода регистра 1 операнда старшие восемь разрядов, представляющих векторделителя, поступают на вход преобразователя 45 делителя и вход сдвигатепя 47 делителя (фиг. 2). В преобразователе 45 делителя определяется количество нулей от запятой, условнофиксируемой перед старшим разрядомдо первой единицы, и выдается управ 20ление на входы сдвигателей 46 и 47делимого и делителя для выполнениясдвига на соответствующее количестворазрядов в сторону запятой, С выхо 25дов сдвигателей делимого и делителяпять разрядов делимого и разрядывторого по пятый делителя поступаютсоответственно на первый и второйвходы элемента 48 памяти частного.Заполнение элемента 48 памяти частного показано в табл. 2. По соответствующему адресу Формируется опытное значение четырехразрядного частного, которое не превосходит истинной шестнадцатиричной цифры частного. З 5С выхода тетрада частного записывается в счетчик 49 частного и поступает на первый выход блока 13 выбора частного и далее через входкоммутатора 12 множителя на входблока 14 ускоренного умножения, надругой вход выхода регистра 1 операнда поступает мантисса делителя. Вблоке 14 ускоренного умножения Формируется произведение делителя на тет. -раду выбранной цифры частного.Для проверки цифры частного, полученное произведение через второйвход коммутатора 2, подается в качестве вычитаемого на первый вход 50блока 4, на второй вход которого подается делимое из регистра 6, сдвинутое сдвигателем 9 в сторону старших разрядов. Блок 4 выполняет Функцию вычитания.,551 Если результат вычитания положителен, то выбранная цифра частного является истинной. Следует переход 46 8к микрокоманде "17", а содержимое счетчика 1 б тактов уменьшается на единицу,В микрокоманде "17" содержимое счетчика 49 частного, переписанное в регистр 50 частного с выхода последнего, записывается в младшую тетраду регистра 11 сдвига, который выполняет Функцию сдвига на тетраду в сторону старших разрядов, В регистр 44 делимого записываются старшие восемь разрядов полученного остатка. В-микрокоманде "17" работа устройства протекает аналогично описанному.Вектор делителя является величиной постоянной в течение всего процесса деления пары чисел, так как определяется только старшими разрядами делителя.Описанный процесс повторяется.При получении отрицательного результата вычитания в блоке 4, следует переход к микрокоманде "18", В этой микрокоманде выполняется новая проверка, заключающаяся в том, что к остатку, записанному в регистре 6 прибавляется мантисса делителя, которая поступает с первого входа коммутатора 2, Основное АЛУ выполняет Функцию сложения.Если результат второй процерки положительный, то содержимое регистра 50 частного, представляющее уменьшенную на единицу выбранное значение цифры частного, записывается в регистр 11 сдвига, путем сдвига в сторону старших разрядов. В последующих тактах работа протекает аналогично описанному по алгоритму. Последняя цифра частного записывается в регистр 11 сдвига. Так как при каждой записи в регистре 11 сдвига выполняется сдвиг информации на тетраду в сторону старших разрядов, то после последнего сдвига в регистре 11 сдвига будет сформирована мантисса частного.Выход из цикла осуществляется по признаку обнуления счетчика 16 тактов. В блоке 5 в течение операции деления выполнялось два действия: вычитание разности порядков делимого и делителя и прибавление к разности порядков единицы, которая компенсируЕт начальный сдвиг на тетраду мантиссы9 128 делимого в сторону младших разрядов.11 олученный порядок частного запоминается в регистре 7. Действия со знаками операндов аналогичны как и при выполнении микропрограммы умножения. В последней микрокоманде "19" содержимое регистра 11 сдвига через третий вход коммутатора 2 и блок 5 переписывается в регистр б.,Формула изобретения1. Устройство для обработки данных, содержащее регистр операнда, два основных коммутатора, байтовый коммутатор, основной арифметико-логический блок, байтовый арифметико-логический блок, основной регистр, байтовьй регистр, первый сдвигатель, регистр сдвига, коммутатор множителя, блок ускоренного умножения, счетчик тактов, блок Ьормирования знака и блок микропрограммного управления, причем информационный вход устройства соединен с первым инйормационным входом регистра операнда, разрядный выход мантиссы которого соединен с первым информационным входом первого основного коммутатора, выход которого соединен с первым инйормациопным входом основного арифметико-логического блока, выход результата которого соединен с первым информационным входом осндвного регистра, выход которого соединен с первым информаци 01 п 1 ым Входом второго основного коммутатора и с водом первого сдвигателя, выход которого соединен с вторым информационным входом второго основного коммутатора, выход которого соединен с вторым инйормационным входом основного арифметика-логического блока, разрядный выход мантиссы регистра операнда соединен с входом множимого блока ускоренного умножения, выход которого соединен с вторым информационным входом, первого основного коммутатора, разрядный выход порядка регистра операнда соединен с первым информационным входом байтового коммутатора, выход которого соединен с первым инйормационным входом байтового арифметико-логического блока, выход результата которо,го соединен с информационным входом байтового регистра, выход коммутатора множителя соединен с входом множителя блока ускоренного умножения,71 чб Овыход регистра сдвига соединен с первым информационным входом коммутатора множителя и с третьим инйормационным входом первого основного коммутатора, выход знакового разряда регистра операнда соединен с первым информационным входом блока Формирования знака, выход знака основного арифметико-логического блока соединен с вторым информационным входом блока формирования знака, первый выход которого, выход байтового регистра и выход основного регистра соединены соответственно с входами разрядов второго информационного входа регистра операнда, вход вида операции устройства соединен с адресным входом блока микропрограммного управления, входы установки и пуска которого соединены соответственно с установочным входом и входом начала работы устройства, тактовый выход блока микропрограммного управления соедйнен с тактовым входом блока Формирования знака, с тактовым входом регистра сдвига, с входом разрешения приема основного регистра, со счетным входом счетчика тактов, с первым входом разрешения приема байтового регистра и с входом разрешения приема регистра операнда, входы условий блока микропрограммного управления соецинены соответственно с выходом знака байтового арифметико-логического блока, с выходом знака основного арийметикологического блока, с выходом счетчика тактов и с вторым выхоцом блока формирования знака, управляющие выходы блока микропрограммного управления соединены соответственно с первым управляющим входом блока Формирования знака, с вторым входом разрешения приема байтового регистра, с входом вида операции байтового арифметикологического блока, с управляющим входом байтового коммутатора, с управляющим входом регистра операнда, с вхоцом задания режима регистра сдвига, с управляющим входом основного регистра, с входом вида операции основного арифметико-логического блока, с управляющим входом первого основного коммутатора, с управляющим входом второго основного коммутатора, с входом зацания режима счетчика тактов и с вторым инйормационным входом байтового коммутатора, о т л и ч аю щ е е с я тем, что, с целью по 11 12871 вышеыия быстродействия при выполнении операции деления, оно содержит второй сдвигатель и блок выбора частного, причем второй информационный вход регистра операнда соединен с выходом устройства, выход результата байтового арифметико-логического блока соединен с информационным входом счетчика тактов, выход результата основного арифметико-логического бло ка соединен с входом второго сдвигателя, выход которого соединен с вторым информационным входом основного регистра, выход которого соединен с первым информационным входом регистра 15 1 сдвига, выход байтового регистра соединен с вторым информационным входом байтового арифметико-логического блока, выход результата основного арифметико-логического блока и разрядный 20 выход мантиссы регистра операнда соединены соответственно с входами делимого и делителя блока выбора частного, тактовый вход и управляющий вход которого соединены соответственно с тактовым выходом и с тринадцатым управляющим выходом блока микропрограммного управления, четырнадцатый, пятнадцатый и шестнадцатый управляющие выходы которого соединены соответственно с управляющим входом коммутатора множителя, с вторым и третьим управляющими входами блока формирования знака; первый, второй и третий выходы блока выбора частно го соединены соответственно с вторым и третьим информационными входами коммутатора множителя, с вторым информационным входом регистра сдвига.402. Устройство по . 1, .о т л ич а ю щ е е с я тем, что блок выбора частного содержит регистр делимого, табличный преобразователь делителя, сдвигатели делимого и делителя, 45 элемент памяти частного, счетчик частного и регистр частного, причем вход делимого блока выбора частного соединен с информационным входом регистра делимого, выход которого сое динен с информационным входом сдвигателя делимого, выход которого соединен с первым адресным входом элемента памяти частного, второй адресный вход которого соединен с выходом сдвигателя делителя, вход величины сдвига которого соединен с входом величины сдвига сдвигателя делимого и с выходом табличного преобразователя 4612делителя, вход которого соединен синформационным входом сдвигателя делителя и с входом делителя блока выбора частного, выход элемента памяти частного соединен с информационным входом счетчика частного, выходкоторого соединен с информационнымвходом регистра частного, вход разрешения приема которого соединен сссчетным входом счетчика частного, свходом разрешения приема регистра делимого и с тактовым входом блока выбора частного, управляющий вход ипервый, второй и третий выходы которого, соединены соответственно с входом задания режима счетчика частного,с выходом элемента памяти частного,с выходом счетчика частного и с выходом регистра частного,3, Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что блок ускоренного умножения содержит табличныйпреобразователь множителя, три сдвигателя, коммутатор и два арифметикологических элемента, причем вход множимого блока ускоренного умножениясоединен с первым информационным входом коммутатора и с входами первого,второго и третьего сдвигателей, выходпервого сдвигателя соединен с вторыминформационным вхоцом коммутатора,выходы второго и третьего сдвигателейсоединены соответственно с первым ивторым информационными входами первого арифметико-логического элемента,выходы коммутатора и первого арифметико-логического элемента соединенысоответственно с первым и вторым информационными входами второго арифметико-логического элемента, выходкоторого является выходом блока ускоренного умножения, вход множителякоторого соединен с входом табличного преобразователя множителя, выходыкоторого соединены соответственно свходами задания вида операции первого и второго арифметико-логическихэлементов и с управляющим входом коммутатора.4. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок формирования знака содержит коммутатор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, регистр знака и арифметико-логический элемент, причем первый и второй информационные входы блока формирования знака соединены соответственно с первым и вторым информационными входами комму1287146 13 14 Таблица 1микро командывыходаблока 19 Функция Наименование управляемого узла 2 Элемент 61 ередача с входа 2 Хранение Регистр 1 операнда 32 Регист Регист 11 сдвига Зап егистр 6 Хранение ОсновнойЭлемент 6Регистр 7 Передача с входа 2 ранение ередача с входа 1 Бло Передача с входа 2Запись по входу 1 1.оммутатРегистр операнда Регистр 11 сдвига Хранение Е 1 ИС 1 Счетчик 16 такто вись и хранени Константа 3 Втогои в.".од комс входа 1 Переда Элем Коммутатор 5 43 29 ., татара, выход которого и выход регистра знака соединены соответственно с первым и вторым информационными входами арифметико-логического элемента, выход которого соединен с информационным входом регистра знака, выход которого и выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым и вторым выходами блока формирования знака, тактовый вход, первый, второй и третий управляющие 1 входы которого свединены соответственно с входом разрешения приема ре",истра знака, с первым входом элемента ИСКЛ 10 ЧАЮЩЕЕ ИЛИ, с входом задания вида операции арифметико-логического элемента и с управляющим входомкоммутатора, выход регистра знака ипервый информационный вход коммутатора соединены соответственно с вторым 10 и третьим входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ;28746 12 34 Регистр 6Блок 4 Коммутатор 2Элемент 61 36 Хранение 29 30 Вычитание 31 32 Регистр 1 операнда Хранение и 34 38 28 42 29 Хранение 32 34 34 Блок 4Коммутатор 2 Сложение 36 Коммутатор 8Элемент 61 37 42 29 Регистр 7 Хранение 42 Элемент 61 43 29 Хранение 33 Очистка 34 Вычитание Регистр 7Блок 5Коммутатор 3 Регистр бСчетчик 16 тактовВход элемента 59Элемент 61 Регистр 7Регистр 1 операндаРегистр 6 Коммутатор 58Регистр 7Регистр 11 сдвигаРегистр 6Блок 4 Запись по входу 1 Передача с входа 1 Передача с входа 2 Передача с входа 1 Запись и хранениеКонстанта Передача с входа 2 Запись по входу 1 Передача с входа 1 Передача с входа 1 Передача с входа 2 Инверсное сложение номодюлю 2 Передача с входа 2 Запись .по входу