Арифметическое устройство

12871Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствахцентральных процессоров,Целью изобретения является расширение функциональных возможностей засчет нормализации чисел,На фиг, 1 изображена схема устройства для умножения данных; нафиг. 2 - схема блока управления; Она фиг, 3 - накапливающий сумматор;на фиг. 4 - временные диаграммы работы арифметического устройства.Арифметическое устройство (фиг.1)содержит регистр 1 множителя, регистр52 множимаго, накапливающий сумматор3, группу одноразрядных умножителей4, блок 5 управления, счетчик б итераций, счетчик 7 множимого, счетчик208 множителя, сумматор 9 характеристик, второй элемент ИЛИ-НЕ 10, третий элемент ИЛИ-НЕ 11, первый элемент И-ИЛИ 12, второй элемент И-ИЛИ13, элемент И 14, первый элементИЛИ-НЕ 15, вход 16 множителя устройства, вход 17 множимого устройства,вход 18 длины множителя устройствавход 19 характеристики множимого устройства, вход 20 характеристики мно.жителя устройства, вход 21 запускаустройства, тактовый вход 22 устройства, выход 23 результата устройства,выход 24 признака конца операцииустройства, выход 25 характеристикиустройства, вход 26 режима устройства, второй, третий и четвертый выходы 27, 28 и 29 блока 5, седьмой,шестой и пятый выходы 30-32 блока5, вход 33 синхронизации блока 5,вход 34 признака конца нормализацииблока 5, выход 35 умножителя 4, выход 36 младшего разряда регистра,первый выход 37 блока 5.Блок управления (фиг, 2) содержит первый, третий и второй триггеры 38-40, четыре элемента И 41-44и четыре элемента ИЛИ 45 и 48.Накапливающий сумматор (фиг. 3)содержит сумматор 49, регистр 5050результата, коммутатор 51, элементИ 52 и элемент НЕ 53.Устройство умножает данные, представленные в формате с фиксированной и плавающей запятой. Формат дан 55ных определяется состоянием входа26 режима.Регистр 1 множителя и регистр 2множимого предназначены для хране 44 2ния исходных операндов. Если данныепредставлены в формате с плавающейзапятой, регистрыи 2 содержатмантиссы множителя и множимого.Счетчик 7 множимого и счетчик 8множителя предназначены цля храненияхарактеристик множимого и множителя.Сумматор 9 формирует результирующуюхарактеристику произведения,При нормализации мантисс содержимое соответствующих им счетчиков7 и 8 модифицируется, Нормализациямантиссы осуществляется до тех пор,пока ее старший разряд не станетотличным от нуля. Нормализация выполняется путем сдвига мантиссывлево. Если старший разряд мантиссы не равен нулю, то через соответствующий элемент ИЛИ-НЕ (для множителя - элемент ИЛИ-НЕ 1 О и для множимого - элемент ИЛИ-НЕ 11) блокируется соответствующий элементИ-ИЛИ, определяющий синхронизациюрегистров 1 и 2 (для регистра 1множителя - элемент И-ИЛИ 12, длярегистра 2 множимого - элемент И-ИЛИ13). При этом изменение соответствующей характеристики также прекращается. Когда нормализация множимогои множителя оказывается завершенной,то элементы ИЛИ-НЕ 10 и 1 черезэлемент И 14 осуществляют сброс режима нормализации в устройстве. Принормализации мантиссы множимого врегистре 2 множимого в освобождающиеся разряды вдвигается содержимое(п+1)-го разряда регистра 2 множимого, в который при занесении множимого записываются нули, При нормализации в (и+1)-й разряд регистра 2множимого и в и-й разряд регистрамножителя вдвигаются нули,Одноразрядные умножители 4 представляют собой ПЗУ, формирующиедвухразрядное произведение,Если регистр 2 множимого разбитьна и/2 двухразрядных регистров, товыход младшего разряда каждого изэтих регистров соединен с соответствующим одноразрядным умножителем 4,В общем случае, разряд мантиссы множимого и множителя содержит К бит(например, К=4). Исходя из этогона выходе одноразрядного умножителяформируется 2 К-разрядное произведение.Умножение операндов осуществляется за и циклов, каждый длительностью3 12871 в .два такта, В первом такте осушествляется умножение разряда множителя на младшие разряды двухразрядных регистров. После этого осуществляется сдвиг мантиссы множимого и в ре гистре 2 множимого на один разряд вправо. При этом разряд и мантиссы множимого вдвигается в разряд п+1 регистра 2 множимого. На втором шаге в результате сдвига на входы од О норазрядных умножителей 4 подаются старшие разряды двухразрядных регистров, содержащих мантиссу множимого. Новое произведение, как и предыдущее, складывается на накапливаю щем сумматоре 3 с содержимым регистра 50. После этого осуществляется сдвиг мантиссы множимого влево на один разряд, а также сдвиг вправо мантиссы множителя на один разряд. 20 При этом в регистр 1 множителя вдвигается младший разряд произведения из накапливающего сумматора 3.Счетчик 6 итераций определяет число циклов умножения. Эта величи на задается разрядностью мантиссы множителя, В каждом цикле содержимое счетчика 6 итераций модифицируется на "-1". Когда счетчик 6 итераций обнулится, элемент ИЛИ-НЕ 15 блоки рует блок 5 управления, а на выход 24 выдается признак конца операции умножения. Регистр 1 множителя, регистр 2 .множимого, накапливающий сумматор3, счетчик 6 итераций, счетчик 7 мно;жимого, счетчик 8 множителя, триггеры 38-40 являются двухтактными и переключаются по заднему фронту 40 синхроимпульса, поступающего на вход22.Режимы работы регистров 1 и 2 множителя и множимого, накапливающего сумматора 3, счетчиков 6-8 итераций, 45 множимого и множителя задаются блоком 5 управления и определяются состояниями триггеров 38-.40.Регистр 1 множителя и регистр 2 множимого имеют следующие режимы 50 работы: 81 Я 2=00 - хранение; Я 1 Я 2=01 - сдвиг влево; Я 1 Я 2=10 - сдвиг вправо; Я 1 Я 2=11 - занесение, счетчик 6 итераций, счетчик 7 множимого и счетчик 8 множителя - Я 1 Я 2=00 - 55 хранение; Я 1 Я 2=11 - занесение; Я 1 Я 2=10 - модификация на "-1", а накапливающий сумматор 3 - АВС=ХХО хранение: АВС=Х 1 Х - сброс; АВС=ОО -44 4сложение без перекосов; АВС=101 сложение с перекосом; Х - состояние не определено.Накапливание произведения осуществляется на регистре 50. Когда содержимое регистра 50 складывается с произведением, образованным на первом такте (при умножении разряда множителя на младшие разряды двух- разрядных регистров, содержащих мантиссу множимого), на второй вход сумматора подаются и младших разрядов регистра 50 (разряды 2-и+1). На следующем такте умножения на второй вход сумматора 49 подаются и старших разрядов регистра 50. При этом младший разряд регистра 50 (разряд п+1) на вход сумматора 49 не подается, В его позиции поступает п-й разряд регистра 50, т,е, на вход сумматора 49 в этом случае подается сдвинутое вправо на один разряд содержимое регистра 50. На самый старший входной разряд сумматора 49 при этом подается первый разряд регистра 50.Устройство для умножения данных работает следующим образом (фиг. 4).По сигналу запуска, поступающему на вход 21 запуска, задним фронтом очередного синхроимпульса устанавливается в "1" второй триггер 40. После установки этого триггера через элементы ИЛИ 45-48 устанавливаются режимы занесения для регистра 1 множителя и регистра 2 множимого. Единичное состояние триггера 40 разрешает установку триггера 38, а также триггера 39 через элемент И 42. Следующий синхроимпульс устанавливает в "1" триггер 39, а также в зависимости от входа 26 режима - триггер 38. Если триггер 40 определяет запуск устройства, то триггер 38 определяет наличие режима нормализации, а триггер 39 управляет. умножением. Этот синхроимпульс осуществляет занесение множителя (или его мантиссы для операнда с плавающей запятой) в регистр 1 множителя, характеристики множителя (для операнда с плавающей запятой) в счетчик 8 множителя, множимого (или его мантиссы для операнда с плавающей запятой) в регистр 2 множимого, характеристики множимого (для операнда с плавающей запятой) в. счетчик 7 множимого. В счетчик 6 итераций заносится число циклов. Режим занесе 2871ния в счетчики 7 и 8 определяетсятриггером 40 и элементом ИЛИ 48, Режим занесения в счетчик 6 итерацийопределяется триггером 40 и элементом ИЛИ 46. Элемент ИЛИ 48 определяет сброс регистра 50, который осуществляется как при занесении информации в устройство, так и на этапенормализации (если умножаются операнды в формате с плавающей запя Отой).После снятия сигнала запуска свхода 21 запуска задним фронтом очередного синхраимпульса осуществляется установка в "0" триггера 40. 5Если был установлен в "1" триггер38, в устройстве устанавливаетсярежим нормализации,Единичное состояние этого триггерадля регистра 1 множителя и регистра 202 множимого задает Режим сдвига влево, для счетчика 6 итераций задает. ся режим хранения, для счетчиков 7 и8 множимого и множителя задается, режим модификации на "-1", для накапливающега сумматора 3 - условиесброса.О необходимости нормализации свидетельствует состояние старших разрядов регистров 1 и 2. Если старший 30разряд регистра 1 равен нулю, тоэлемент ИЛИ-НЕ 10 и единичное состояние триггера 38 разрешают черезэлемент И-ИЛИ 12 стробирование регистра 1, Элементы ИЛИ 46 и 48 задают 35при этом режим сдвига влево. По заднему фронту очередного синхроимпульса осуществляется сдвиг на один разряд влево. Одновременно на "-1" модифицируется счетчик 8. После сдвига 40анализируется новый старший разрядрегистра 1. Если он не равен нулю,элемент И-ИЛИ 12 блокируется элементом ИЛИ-НЕ 10 и на регистр 1 и счетчик 8 прекращается подача синхроимпульсов. При этом в регистре 1 сформирована нормализованная мантиссамножителя.Одновременно осуществляется нормализация мантиссы множимого, толькосдвигом управляет элемент ИЛИ-НЕ 11,анализирующий старший разряд регистра 2, Режим сдвига дпя регистра 2задают элементы ИЛИ 45 и 47, ЭлементИЛИ-НЕ 11 вместе с триггером 38 управляют стробированием регистра 2 исчетчика 7 через элемент И-ИЛИ 13.Вместе со сдвигом регистра 2 на одинразряд влево модифицируется на "-1 44 6Гчечик 7 мОжина о, Сдви множи(о о осуестБ 1(яетс 5 да тех Ор, 11 окя в регистре 2 старший разряд не станет отличным ат нуля. При этом блокируется элементом ИЛИ в 1 1 подача синхроимпульса через элемент И-ИЛИ 3,После завершения нормализации, когда старшие разряды регистров 1 и 2 становятся отличными от нуля, через элемент И 4 устанавливается вя0 триггер 38. При этом для счетчиков 6-8 устанавливается режим хранения, для регистра- также режим хранения, для регистра 2 - режим сдвига вправо. Сброс триггера 38 означает завершение этапа нормализации, Умножением управляет триггер 39, Сброс триггера 38 снимает блокировку элементов 41, 44, 43, Элемент И 41 управляет стробированием триггера 39, На этапе нормализации элемент И 41 блокирован триггером 38. В силу этого триггер 39 весь этап нормализации находится в единичном состоянии, Элементы И 43 и 44 осуществляют управление регистрами 1 и 2 и счетчикам 6. На этапе нормализации элементы И 43 и 44 блокированы триггером 38, поэтому триггер 39 на управление регистрови 2 и счетчиков 6-8 повлиять не может.По следующему синхроимпульсу послесброса триггера 38 осуществляетсясдвиг регистра 2 на один разряд вправо. Задним франтом этого синхроимпульса осуществляется установка в в 0 птриггера 39, При этом для регистра1 устанавливается режим сдвига вправо, для регистра 2 - режим сдвигавлево, для счетчика б - режим модификации на "-1". Для счетчиков 7 и 8после сброса триггера 38 устанавливается режим хранения,Для накапливающего сумматора 3 устанавливается режим сложения входныхданных са сдвинутым вправо на одинразряд содержимым регистра 50,Очередной синхроимпульс осуществляет сдвиг мантиссы множимого наодин разряд влево, сдвиг мантиссымножителя на один разряд вправо,модификацию счетчика б на "-1". Восвободившийся в результате сдвигавправо старший разряд регистра 1сдвигается младший разряд регистра50, который не участвовал в сложении. Задний фронт этого синхроимпульса устанавливает триггер 39 в "1", 12871 44заершая цикл умножения мантиссы множимого на разряд множителя,Умножение продолжается до тех пор, пока содержимое счетчика 6 после очередного синхроимпульса не станет равным нулю, В этом случае для регистров 1 и 2 и счетчика 6 устанавливается режим хранения, В накапливающем сумматоре 3 блокируется элемент И 52, в результате чего прекращается подача синхроимпульсов на регистр 50. На выходе элемента ИЛИ-НЕ 15 выдается признак конца операции, на выходе регистра 1 сумматора 3 сформирована мантисса произведения, с выхода сумматора 9 выдается характеристика произведения. Формула изобретения 1. Арифметическое устройство, содержащее регистры множимого и множителя, накапливающий сумматор, группу одноразрядных умножителей и блок управления, причем входы множителя и множимого устройства соединены соответственно с информационными входами регистров множителя и множимого, выход младшего разряда регистра множителя соединен с первыми информационными входами одноразрядных умножителей группы, выходы которых соединены с информационным входом накапливающего сумматора, выход которого является выходом старших разрядов результата устройства, выход д-го разряда регистра множимого (1 = 2, 4, , и, где и - разрядность множимого) соединен с вторым информационным входом и/2-го одноразрядного умножителя группы, первый и второй выходы блока управления соединены соответственно с первым и вторым входами управления сдвигом регистра множителя, третий и четвертый выходы блока управления соединены соответственно с первым и вторым входами управления сдвигом регистра множимого, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения нормализации чисел, в него введены счетчики итераций, множимого и множителя, сумматор характеристик, два элемента И-ИЛИ, три элемента ИЛИ-НЕ и элемент И, накапливающий сумматор содержит сумматор, коммутатор, регистр результата, элемент НЕ и элемент И, при этом информацион 5 10 15 20 25 30 35 40 45 50 55 ный вход накапливающего сумматора является первым информационным входом сумматора, выход которого соединен с информационным входом регистра результата, выходы 1=х и+1) -х разрядов которого (где1, 2, , и) соединены соответственно с первым и вторым информационными входами коммутатора, первый управляющий вход которого соединен с выходом элемента НЕ, выход коммутатора соединен с вторым информационным входом сумматора, выход элемента И накапливающего сумматора соединен с входом синхронизации регистра результата, вход сброса которого соединен с вторым выходом блока управления и первыми входами задания режима работы счетчиков множимого и множителя, вторые входы задания режима работы которых соединены с пятым выходом блока управления и первым входом задания режима работы счетчика итераций, второй вход задания режима работы которого соединен с первым выходом блока управления, с входом элемента НЕ накапливающего сумматора и вторым управляющим входом коммутатора, входы длины множителя, характеристик множимого и множителя устоойства соединены с информационными входами соответственно счетчиков итераций, множимого и множителя, тактовый вход устройства соединен с тактовым входом блока управления, с тактовым входом счетчика итераций, с первым входом элемента И накапливающего сумматора и с первым и вторым входами соответственно первого и второго элементов И-ИЛИ, группа выходов счетчика итераций соединена с группой входов первого элемента ИЛИ-НЕ, прямой выход которого соединен с входом синхронизации блока управления и вторым входом элемента И накапливающего сумматора, инверсный выход первого элемента ИЛИНЕ является выходом признака конца операции устройства, выходы счетчиков множимого и множителя соединены с первым и вторым информационными входами сумматора характеристик, выход которого является выходом характеристики устройства, шестой выход блока управления соединен с третьими входами первого и второго элементов И-ИЛИ, с первым входом сдвига регистра множителя и входом сдвига регистра множимого, информационныйвход младшего разряда которого соединен с уровнем логического нуля устройства, группы выходов старших разрядов регистров множителя и множимого соединены с группой входовсоответственно второго и третьегоэлементов ИЛИ-НЕ, прямые выходы которых соединены соответственно спервым и вторым входами элементаИ,выход которого соединен с входом 10признака конца нормализации блокауправления, седьмой выход которогосоединен с четвертыми входами первого и второго элементов И-ИЛИ, пятыевходы которых соединены с инверсными .15выходами соответственно второго итретьего элементов ИЛИ-НЕ, выходпервого элемента И-ИЛИ соединен ссинхровходами счетчика множителя ирегистра множителя, второй вход 20сдвига которого соединен с выходоммладшего разряда регистра результата, выход регистра множителя является выходом младших разрядов результата устройства, выход второго элемента И-ИЛИ соединен с синхровходами счетчика множимого и регистрамножимого.2. Устройство по п. 1, о т л ичающее с я тем, что блок уп - Дравления содержит три триггера, четыре элемента И и четыре элемента ИЛИ,причем вход задания режима блокауправления соединен с информационным входом первого триггера, тактовый 35вход которого соединен с тактовымвходом второго триггера, первыми входами первого и второго элементов И иявляется тактовым входом блока,вход запуска блока является информационным входом второго триггера, инверсный выход которого соединен с вторым входом первого элемента И, выход которого соединен с тактовым входом третьего триггера, инверсный выход которого соединен с первым входом третьего элемента И и информационным входом третьего триггера, прямой выход которого соединен с первым входом четвертого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого является третьим выходом блока, прямой выход второго триггера является пятым выходом 61 ока и соединен с входом разрешения записи первого триггера, с первыми входами второго и третьего элементов ИЛИ и вторыми входами первого элемента ИЛИ и второго элемента И, выход которого соединен с входом уст;нсвки в "1" третьего триггера, вход признака конца нормализации блока является входом установки.в 0 первого триггера, инверсный выход которого соединен с третьим входом первого и вторыми входами третьего и четвертого элементов И и является шестым выходом блока, вход синхронизации блока соединен с четвертым входом первого и третьими входами третьего и четвертого элементов И, выход третьего элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первым входом четвертого элемента ИЛИ и является первым выходом блока управления, прямой выход первого триггера соединен с вторыми входами третьего и четвертого элементов ИЛИ и является седьмым выходом блока, выходы третьего и четвертого элементов ИЛИ являются соответственно вторым и четвертым выходамиблока.12871 ц 4 1 аркелов ставител орректор М. Пемч еиник едактор А. Лежнин ехр 11 рос кна я Производственно-полиграфическое предприятие, г, Ужг 7718/52 ВНИИПИ Госу по делам 113035, МосквТираж 694 Подписнорственного комитета СССРзобретений и открытийЖ, Раупская наб., д, +/5