Устройство для проверки программы на сбоеустойчивость

(504 С 06 Р 11 26 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРпО делАм изОБРетений и ОтнРытю Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРВ 732876, кл. С 06 Р 11/00, 1978.Авторское свидетельство СССРВ 1205148, кл. С 06 Р 11/26, 1984.(54) УСТРОЙСТВО ДЛЯ ПРОВЕРКИ ПРОГРАММЫ НА СВОЕУСТОЙЧИВОСТЬ(57) Изобретение относится к цифро"вой вычислительной технике и можетбыть использовано для проверки устойчивости к сбоям программ ЦВМ, имеющим средства аппаратурного контроляи программную защиту от сбоев, орга-.низованную путем разбиения программна контролируемые участки, допускаюЯО 1282138 А 1 щие повторное исполнение после сбоя.Цель изобретения - повышение быстродействия устройства, Устройство ими"тирует сигнал сбоя при совпадении со.держимого регистра адреса команд ЦВМс адресом меченной команды Периодимитации сигнала сбоя задается таймером. Изменение адреса меченной команды прэизводится: при совпадениирегистра адреса команд ЦВМ с адресом"меченной" команды - замененной назначение адреса . очередной команды,выбираемого из блока формирования адреса команд ЦВМ; при несовпадении содержимого регистра адреса команд ЦВМс адресом "меченной" команды - добавленйем к предыдущему адресу шага сбоя,равного минимально возможной длинекоманды конкретной ЦВМ. Устройствосодержит регистр, сумматор, схемысравнения, таймер, элементы задержки, элементы И, ИЛИ. 1 ил, 1282138 2Изобретение относится к цифровойвычислительной технике и может бытьиспользовано для проверки устойчивости к сбоям программ ЦВМ, имеющихсредства аппаратурного контроля ипрограммную защиту от сбоев, организованную путем разбиения программ наконтролируемые участки, допускающиеповторное исполнение после сбоя.Цель изобретения - повышение быстродействия устройства.На чертеже представлена структурная .схема устройства для проверкипрограмм на сбоеустойчивость.Устройство содержит вторые адресные входы 1.1-1,п, где и - разряд.ность адреса ЦВП, и первые адресныевходы 2.1-2.п, третью группы элементов И 3, первую группу элементов И 4,первый элемент И 5, второй триггер 6,третий регистр 7, первую схему 8сравнения, второй элемент 9 задержки, первый элемент ИЛИ 10, первыйтриггер 11, четвертую группу элементов И 12, таймер 13, третий триггер14, входы 15.1-15.п установки начального адреса устройства, группу элементов ИЛИ 16, сумматор 17, второйэлемент И 18, третий элемент И 19,четвертый элемент И 20, пятыйоэле -мент И 21, первый элемент 22 задержки, вторую группу элементов И 23, второй регистр 24, вторую схему 25 сравнения, первый регистр 26, входы 27.1 й27.п установки конечного адреса устройства, выход 28 сбоя устройства,вход 29 пуска устройства, второй элемент ИЛИ 30.Дополнительно изображены регистр31 адреса команд ЦВМ, блок 32 формирования адреса команд ЦВМ, имитатор 33 входной информации,В исходном состоянии триггеры 6,11 и 14 обнулени. Нулевой уровень спрямого выхода триггера 6 закрываетэлементы И 4 и элемент И 5, а такжеблокирует работу таймера, Единичныйуровень с инверсного выхода триггера11 поступает на второй вход элемента И 5 и на третьи входы элементовИ 4. Единичный уровень с инверсноговыхода триггера 14 поступает на первые входы элементов И 20 и И 21, анулевой уровень с прямого выхода триггера 14 закрывает элементы И 18 и И 19Начальный адрес Ащ программы, проверяемой на сбоеустойчивость, зано.сится по входам 15.1-15.п на предва, 55 ля ЦВМ (не показан). Этот же сигнал переводит триггеры 14 и 11 (последний через элемент ИЛИ 10) в единичное состояние, обнуляет регистр 7 и поступает на вход элемента 9 задержки, Сигнал с выхода элемента И 5 рительно обнуленный сумматор 17, аконечный, в качестве которого выбирается адрес первой команды, выходящей за пределы программыпо входам 27.1-.27.п - в предварительно обнуленный регистр 26, Настройка таймера 13 осуществляется в зависимости от соотношения периода запуска программ или периода запуска имитатора 33 входной информации Т и интервала времени между сбоямина одном и том же контролируемомучастке Т при котором программнаязащита от сбоев не классифицируетих как отказ. В случае, если ТТстаймер настраивается на выдачу сигналов через Т =Т. после его запуска,если же Т Т, то таймер настраивается на выдачу сигналов через Т =Тт 3после его запуска.(вход занесениясоответствующего кОда константы втаймер 13 не показан). На регистр 24заносится код шага сбоя (входы занесения не показаны), который равенминимально возможной длине команды,в ЦВМ (предполагается, что остальные форматы команд ЦВМ кратны., минимально возможному формату). КодАс разрядных выходов сумматораподается на вторые и первые входысхемы 8 сравнения и на первые входы схемы 25 сравнения, на вторые входы которой поступает код А с разданрядных выходов регистра 26,35 Запуск устройства осуществляетсяподачей сигнала на вход 29 запускаустройства, который переводит триггер в единичное состояние. Единичный уровень с прямого выхода триггера 6 запускает таймер 13, поступаетна третий вход элемента И 5 и на вторые входы элементов И 4, разрешайпрохождение потенциального кода адреса команды с разрядных выходов регистра 31 адреса команд ЦВМ Йе первые входы схемы 8 сравнения.В случае совпадения кодов на первых и вторых входах схемы Я сравнения последняя выдает сигнал, который50 проходит через элемент И 5 на выход28 сбоя устройства, объединяющийсяс выходом схем аппаратурного контрос инверсного выхода триггера 11 закрывает элемент И 5 и элементы И 4,Единичный уровень с прямого выходатриггера 14 поступает на первые входы элементов И 18 и 19, а нулевойуровень с его инверсного выхода закрывает элементы И 20 и 21. Времязадержки в элементе 9 задержки выбирается достаточным для того, чтобы вблоке 32 формирования адреса команды 10 ЦВМ успел сформироваться адрес следующей команды, код которого считывается через элементы И 3 импульсы с выхода элемента 9 задержки и заносится в регистр 7,Через время Т после формирования сигнала на выходе 28 сбоя устройства таймер 13 формирует сигнал, которыйперезапускает таймер и подается навход элемента 22 задержки, где задерживается на время перевода триггера 11 в единичное состояние, после чего с первого выхода элемента22 задержки через элементы И 18 иИЛИ 30 обнуляет сумматор. 17. Сигналс второго выхода элемента 22 задержки (время задержки между первым ивторым выходом определяется временем переходных процессов сумматора 17) через элемент И 20 поступает на вторые входы элементов И 12,считывая значение адреса очередной команды из регистра 7 в сумматор 17,.Задержанный на время считывания адреса очередной команды и на время срабатывания схемы 25 сравнения сигнал с третьего выхода элемента 22 задержки обнуляет триггеры 11 и 14.В случае, если за время Т совпадения кодов на входах схемы 8 сравнения не произошло, на выходе таймера 13 появляется сигнал, который перезапускает таймер, устанавливаеттриггер 11 в единичное состояние ипоступает на вход элемента 22 задержки. Нулевой уровень с инверсно 50 го выхода триггера 11 закрывает элемент И 5 и элементы И 4, сигнал спервого вьйода элемента 22 задержки проходит через элемент. И 20 и используется для чтения шага сбоя на счетные входы сумматора 17, сигнал с вто рого выхода элемента 22 задержки проходит через элемент И 21 и используется для реализации переносов в сум 3 1282 обнуляет счетчик таймера 13, синхронизируя его работу с. реальным периодом запуска программ. Нулевой уровень 38маторе 17, Сигнал с третьего выхода элемента 22 задержки переводит триггер 11 в нулевое состояние, В сумматоре 17, таким образом, в каждом периоде запуска таймера 13 увеличивается значение адреса имитации сбоя на шаг сбоя.При совпадении кодов на входах схемы 25 сравнения, последняя выдает .сигнал, который обнуляет сумматор 17 и триггер 6, при этом нулевой уровень с прямого выхода последнего закрывает элемент И 5, элементы И 4, останавливает таймер 13 и устройство завершает проверку программ на сбое- устойчивость.Для проведения проверки программ на сбоеустойчивость на одной ЦВМ с использованием предлагаемого устройства необходим имитатор 33 входной информации (его запуск достаточно просто сделать периодическим), Применение имитатора позволяет сравнить полученные результаты работы программы без подключенного устройства и с подключенным устройством проверки программ на сбоеустойчивость.Проверка программ по реальной входной информации возможна при наличии двух ЦВМ, ведущих параллельную обработку поступающей информации, при этом к одной из них подключено предлагаемое устройство,Кроме проведения покомандной про верки программы на сбоеустойчивость устройство позволяет проверить программы имитацией однократного сбоя во время .выполнения "меченой" команды, что может быть обеспечено соответствующим заданием А,и А; при настройке таймера 13 на время выполнения проверяемой программы.Формула изобретенияУстройство для проверки программы на сбоеустойчивость, содержащее первый элемент И, первый элемент ИЛИ, первый и второй триггеры, первую и вторую схемы сравнения, первый и второй регистры, первую и вторую группы элементов И, группу элементов ИЛИ, сумматор, первый элемент задержки и таймер, причем входы первой группы адресных входов устройства соединены с первыми входами элементов И первой группы, выходы элементов И первой группы соединены с первой груп 1282138пой информационных входов первой схемы сравнения, выход равнозначности которой соединен с первыми входами первого элемента И и первого элемента ИЛИ, выход которого соединен с еди ничным входом первого триггера, инверсный выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с входом записи таймера и является выходом фо сбоя устройства, группа выходов сумматора соединена с второй группой входов первой схемы сравнения и с первой группой входов второй схемы сравнения, выход равенства которой соединен. с нулевым входом второго триггера, группа входов установки конечного адреса .устройства соединена с группой информационных входов первого регистра, группа инфор мационных выходов которого соединена с второй группой информационных входов второй схемы сравнения, вход пуска устройства соединен с единичным входом второго триггера, прямой выход которого соединеи с третьим входом первого элемента И, вторыми входами элементов И первой группы и входом запуска таймера, выход окончания временного интервала которого соединен с вторым входом первого элемента ИЛИ и с входом первого элемента задержки, группа входов установки начального адреса устройства соединена с первыми входами элементов ИЛИ 35 группы, выходы которых соединены с соответствующими входами группы информационных входов сумматора, информационные выходы второго регистра соединены с первыми входами соответствующих элементов И второй группы, выходы элементов И второй группы соединены с вторыми входами соответствующих элементов ИЛИ группы, первый выход первого элемента задержки 45соединен с нулевым входом первоготриггера, о т л и ч а ю щ е е с я.тем, что, с целью повьппения быстродействия, в него введены третья и четвертая группы элементов И, третий регистр, второй элемент задержки, третий трйггер, второй, третий, четвертый, пятый элементы И, второй элемент ИЛИ, причем входы второй группы адресных входов устройства соединены с первыми входами соответствующих элементов И третьей группы, выходы которых соединены с информационными входями третьего регистра, информационные выходы третьего регистра соединены с первыми входами соответст-. вующих элементов И четвертой группы, выходы которых соединены с третьими входами соответствующих элементов ИЛИ группы, выход равнозначности первой схемы сравнения соединен с единичным входом третьего триггера, с нулевым входом третьего рЕгистра и через второй элемент задержки - с вторыми входами элементов И третьей группы, единичный выход третьего триггера соединен с первыми входами, третьего и четвертого элементов И, выходы которых соединены соответственно с первым входом второго элемента ИЛИ и вторыми входами элементовИ четвертой группы, нулевой выход третьего триггера соециненс первыми входами четвертого ипятого элементов И, выходы которых соединены соответственно свторыми входами элементов И второйгруппы и с входом переноса сумйатора; второй выход первого элемента задержки соединен с вторыми входами. второго и четвертого элементов И, третий выход первого элемента задержки соединен с вторыми входами третьего и пятого элементов И, первый выход первого элемента задержки сое-. динен с нулевым входом третьего триггера, инверсный выход первого триггера, выход равнозначности второй схемысравнения соединен с вторым входомвторого элемента ИЛИ, выход которого соединенс входом установки нуля сумматора.Производственно-полиграфическое предприятие, г. Ужгород, у ектная, 4 Заказ 7268/48 ВНИИПИ по 113035, Тираж осуда ам из сква,670твенногретений-35, Ра Подписноекомитета СССРоткрытийская наб., д, 4/