Запоминающее устройство с обнаружением и исправлением ошибок

(51) 4 ИСАНИЕ ИЗОБРЕТЕНИЯ ежности ржит ос"накопитеин из ко ание ко ом ль послужа- чета ираспреИЛИ-НЕ, механичесения досВО С ОБНАШИБОК к вычисбыть ис- устройстных ошибок шается. сложность ицесса настройки устуменьшается в 4 разконтрольных разрядо ность п при э памяти роиства объев. 4 ил ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ РСНОМУ СВИДЕТЕЛЬСТВУ(56) Путинцев М.Д. Аппаратный конт-. роль управляющих цифровых вычислительных машин. М.: Советское радио, 1966, с. 87-98.Электроника, 1981, Мф 9, с.33-39.(54) ЗАПО 1 П 1 НАЮЦЕЕ УСТРОЙС РУЛЕНИЕМ И ИСПРАВЛЕНИЕМ (57) Изобретение относитс лительной технике и может пользовано в запоминающих вах с обнаружением двукра и исправлением однократны изобретения - повышение над устройства, Устройство сод новной и два дополнительны ля, два блока контроля, од торых осуществляет формиро рольных битов и битов синд Хэммингу, а другой - контр четности, счетчик и регист цие соответственно для под хранения ошибок, дешифрато делитель импульсов, элемен переключатель, содержащий кие перемычки, Цель изобре тигается за счет того, чтоИзобретение относится к вычислительной технике и может быть использовано в запоминающих устройствахс обнаружением и исправлением ошибок,Цель изобретения " уменьшениеобъема памяти контрольных разрядов,устройства,На фиг, 1 изображена структурная схема запоминающего устройствас обнаружением и исправлением ошибок; на фиг. 2 - электрическая принципиальная схема распределителя импульсов для основного накопителя емкостью 1 бх 4 Кбит, на фиг, 3 - функциональная схема первого блока контроля для восьмиразрядного слова;,на фиг, 4 - функциональная схемапереключателя.Запоминающее устройство с обнаружением и исправлением ошибок (смфиг. 1) содержит блок 1 управления,основной накопитель 2, первый дополнительный накопитель 3, первый блок4 контроля, осуцествляющий формирование контрольных битов и битов синдрома по Хэммингу, дешифратор 5,блок б двунаправленной передачиданных, второй блок 7 контроля,осуществляющий контроль по четкости,счетчик 8, служащий для подсчетаошибок, регистр 9, элемент ИЛИ-НЕ10, распределитель 11 импульсов,второй дополнительный накопитель 12,являющийся одноразрядным накопителем, переключатель 13., содержащиймеханические перемычки, На фиг. 1обозначены информационная шина 14устройства, дополнительный контрольный вход 15 устройства, вход 16 записи вход 17 чтения, адресныйвход 18, основной контрольный вход19 и вход 20 загрузки устройства.Распределитель 11 импульсов(см.фиг,2) содержит мультиплексоры21-25, элементы 2 И-ИЛИ-НЕ 26, 27элемент 2 И-ИЛИ 28, элементы НЕ29-34, И-НЕ 35-38.Первый блок 4 контроля (см,фиг,3)содержит группы 39 и 40 сумматоровпо модулю два, первую 41 и вторую42 выходных информационных шин, шинызаписи 43 и чтения 44, шину 45 "Кор-рекция", выходные 46 и входные 47шины контрольных разрядов по Хэммингу, выходные шины 48 синдромов ошибки, входные шины 49 "Имитация ошибки", ограничительные элементы ввиде резисторов 50. Переключатель 74006 з13 (см.фиг. 4)содержит четыре группы контактных штырей 51-54, входные55 и выходные 56 шины, шину 57 лог,"0", шину 58 лог, "1", перемычки 59.Запоминающее устройство работаетследующим образом,С выходов блока 1 сигналы о выборе памяти поступают в накопитель2 и распределитель 11, причем в ре 1 О жиме Регенерация они на всехи нвыходах равны потенциалу лог,а в режиме "Запись" или "Чтение"только на одном выходе сигнал равенпотенциалу лог.О, С одного из вы 15 ходов блока 1 импульс адреса строкпоступает на распределитель 11Ад-,ресные сигналы со входа 18 поступаютна блок 1, накопители 2,3 и 12 ираспределитель 11, При наличии по 20 тенциала "логО" на входе 19 распре.делитель 11 обеспечивает 28 вариант тов распределения контрольных бит поосновному объему памяти. Информацияс регистра 9 проходит через переклю 25 чатель 59 в среднее положение, Мультиплексоры 21-23 формируют 512 наборов переменных. Каждый набор формирует 16 бит информации на выходе мультиплексора 24. Другая половина массива М двоичных знаков (11=16 Кбит)формируется при изменении состоянияадреса на входе А 3 мультиплексора 24,Мультиплексор 25 управляется старшими разрядами адреса и формирует35сигналЫ благодаря которым на выхо 9де элемента 2 И-ИЛИ-НЕ 26 формируется 11 нулей и 3 И единиц при обработке информаци. емкостью 16 х 4 Кбит,независимо от варианта распределения двоичных знаков в массиве,Вариант распределения (при среднем положении перемычек 59) определяется информацией регистра 9, которая при управляющем сигнале на соответствуюцем входе 20 и по синхрони 45н 11зирующей команде Запись на соответствующем выходе блока 1 заносится в регистр 9 со счетчика 8, который считает однобитовые ошибки по50синхронизирующей команде пЧтение"на соответствующем выходе блока 1.При снятии потенциала "лог.Опс входа 19 на выходе элемента 2 ИИЛИ-НЕ 26 будет потенциал "лог.1",контроль битов информации будет осуществляться только на четность нако 55пителем 12. Управляющий потенциал"Коррекция" на соответствующем выходе распределителя 11 и соответствен20 При регулировке устройства в экстремальных условиях перемычки 59 пе реключателя 13 устанавливаются всреднее положение, соединяя входные и выходные шины 55, 56 поразрядно.В результате самонастраивания устройства устанавливается вариант рас- ЗО пределения контрольных бит, при которой сбои отсутствуют. Данные регистра 9 фиксируют перемычками 59, подключая их к контактным штырям 53 или 54 (шины "лог.0" или "лог.1"),35 Запоминающее устройство с обнаружением и исправлением ошибок, содержащее основной накопитель и первый дополнительный накопитель, блок управления, первый блок контроля, дешифратор, блок двунаправленной передачи данных, причем выход основного накопителя подключен к первым входам первого блока контроля и дешифратора, второй вход которого подключен к первому выходу первого блока контроля, подключенного вторым входом и вторым выходом соответственно к выходу и первому входу первого дополнительного накопителя, второй вход которого, первый вход блока управления и второй вход основного накопителя являются адресным входом устройства, а его входами чтения и записи являются второй и третий входы блока управления, первый, второй з 12 но на входе одноименной шины 45 бло ка 4 появится только при наличии потенциала "лог.1" на выходе элемента НЕ 30. Счетчик 8 и регистр 9 целесообразно выполнить восьми разрядными для увеличения до 28 вариантов распределения контрольных бит по основному объему памяти.Первая группа 39 сумматоров блока 4 формирует при записи контрольные разряды по методу Хэмминга. По шинам 49 имеется возможность ввести ошибку в один или несколько контрольных разрядов, что позволяет проверить ,цепи и элементы дешифрации и элементы формирования сигналов однобитовых и двухбитовых ошибок дешифратора 5, а также проверить соответствие выходной и%формации устройства входной, обнаружить неисправный контрольный разряд при последовательно ложных контрольных разрядах. формула изобретения и третий выходы которого подключенысоответственно к первому входу основного накопителя, первому входу блока двунаправленной передачи данных,третьему входу первого блока контроля и второму входу блока двунаправленной передачи данных, третий входкоторого соединен с выходом дешифратора, а первый выход - с третьимвходом основного накопителя и четвертым входом первого блока контроля, вход-выход блока двунаправленной передачи данных соединен а информационной шиной устройства,о тл и ч а ю щ е е с я тем, что, сцелью уменьшения, объема памяти контрольных разрядов устройства, в неговведены счетчик, регистр, второйблок контроля, распределитель импульсов, второй дополнительный накопитель, элемент ИЛИ-НЕ и переключатель, выход которого соединен спервым входом распределителя импульсов, второй, третий и четвертый входы которого соединены соответственно с первым и четвертым выходами ипервым входом блока управления, апятый вход распределителя импульсовявляется основным контрольным входом устройства, выходы распределите-.ля импульсов подключены соответственно к пятому входу первого блока контроля, третьему входу первого дополнительного накопителя и первому входувторого дополнительного накопителя,второй и третий входы и выход которого соединены соответственно с адресным входом устройства и первымивыходом и входом второго блока контроля, второй и третий входы которогоподключены соответственно к первомувыходу блока двунаправленной передачи данных и третьему выходу блокауправления, второй выход второго блока контроля соединен с первым входомсчетчика, второй вход которого под- .ключен к третьему выходу блока управления, а выход соединен с первым входом регистра, второй вход которогоподключен к выходу элемента ИЛИ-НЕ,первый вход которого является входомзагрузки устройства, а второй входсоединен с вторым выходом блока управления, вход переключателя соединен с выходом регистра, шестой входпервого блока контроля .соединен свторым выходом блока управления, аседьмой вход является дополнительнымконтрольным входом устройства.1274006 Составитель В, РудакоТехред М. Ходанич Долин едактор каз б 483/ 1 Тираж 543 ПНИИПИ Государственного комитета СССРпо делам изобретений и открытий35, Москва, Ж, Раушская наб исн дМ 5 Проектная, 4 дприятие, г. Ужгород,изводственно-полигр афическо орректор А, Обручар