Запоминающее устройство с автономным контролем

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 9 ( 62576 11 С 29 0 ОПИСАНИЕ ИЗОБРЕТЕНИ вский о СССР 1983.СССР 1983.Зь ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ВТОРСКОМУ СВИДЕТЕЛЬСТ(57) Изобретение относится к вычис- лительной технике, в частности к запоминающим устройствам с автономным контролем. Устройство содержит блоки 1 -1 4 памяти, формирователи 9 и410 сигналов четности, формирователи 11 и 12 сигналов контрольного слова, блоки 13 и 14 сравнения, блок 15 обнаружения ошибок, дешифратор 16, блок 17 элементов И, блок 18 коррекции ошибок. Достигается упрощение устройства. Кроме того, за счет сокращения числа контрольных разрядов уменьшается емкость контрольной части памяти. 1 з.п. ф-лы, 4 ил.Изобретение относится к вычислительной технике, в частности к за омннающим устройствам.гель изобретения - упрощение устройстваеНа Фиг, 1 представлена функциональная схема запоминающего устройства с автономным контролем, наФиг. 2 - функциональная схема блокаобнаружения ошибок, на фиг. 3 - Функциональная схема части блока элементов И и части блока коррекции, наФиг, 4 - Н-матрица используемогокорректирующего кода.Устройство содержит блоки 1 -1,памяти с адресными входами 2, входа"мн 3 записи, входами 4 считывания,информационными входами 5 и информационнычп выходами 6, контрольнымивходами 7 и .выходами 8, первый 9 ивторой 10 Формирователи сигналов четности, первый 11 и второй 12 формирователи сигналов контрольного слова, первый 13 и второй 14 блокисравнения, блок 15 обнаружения ошибок, дешифратор 16, блок элементовИ 17, блок 18 коррекции ошибок, информационные выходы 19 устройства,первый 20, второй 21 и третий 22контрольные выходы устройства.Блок 15 обнаружения ошибок(фиг.2)содержит первый 23 и второй 24 элементы ИЛИ, первый 25, второй 26 итретий 27 элементы И, элемент НЕ 28и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 29.Блок 18 коррекции ошибок содержит сумматоры по модулю два, числокоторых равно количеству информационных разрядов блоков памяти.Предположим, что каждый блок памяти предназначен для хранения четырех разрядов слова, Поскольку в качестве примера взято запоминающееустройство, имеющее четырнадцать блоков памяти, то слово состоит из пятидесяти вести разрядов, причем 48из них информационные и 8 контрольные,Порядок соединения входов 2 свходами Формирователей 9 и 10, атакже выходов блоков 1 -1,9 с входамиФормирователей 11 и 12 определяютсяН-матрицей, структура которой приве"дена на Фиг. 4, где обозначены инФормационные 1,-1 гг разряды блоков1-1,г памяти и контрольные 49 6Разряды блоков 1 и 1, памяти, атакже сигналы четности С, -С Формиров.гтелей 9 и 10 и сигналы контроль 5 10 15 20 25 30 35 40 45 50 55 ного слова К,-К Формирователей 11и 12.Формирователи 9-12 построены попараллельно-последовательной схемена сумматорах по модулю два,Блоки 13 и 14 сравнения содержатсумматоры по модулю два, причем вблоке 13 производится поразрядноесравнение сигналов четности С, -С,г ссигналами контрольного слова К, -Ки на выходе соответствующих сумматоров по модулю два формируются сигналы сравнения (несравнения) Б -Б , Вблоке 14 производится порязрядноесравнение сигналов четности С -С ссигналами контрольного слова К-К, ина выходе соответствующих сумматоровпо модулю два формируются сигналысравнения (несравнения) Б -Б.Дешифратор 16 построен по линей-ной схеме на элементах И и производит преобразование позиционного кода сигналов Б 9-Б в унитарный код.Дешифратор 16 имеет двенадцать выходов,Блок элементов И 17 содержит элементы И, их число равно числу информационных разрядов блоков памяти,причем выход каждого элемента И соединен с входом соответствующего сумматора по модулю два блока 18 коррекции ошибок, другой вход которого соединен с соответствующим информационным выходом блоков памяти.Часть. блока элементов И 17 (фиг,З)содержит элементы И 30-33, Часть блоков 18 коррекции ошибок (фиг. 3) содержит сумматоры Э 4-3 по модулю два.На фиг. 3 обозначены первые входыВ 9 -Вд блока 18 коррекции ошибок, подключенные, например, соответственнок девятому-двенадцатому разрядамблоков памяти.Устройство работает следующим образом.При записи коды чисел по входам 5поступают на информационные входыблоков 11 -1 и на входы формирователей 9 и 10. Формирование сигналовчетности С -С 4 в Формирователе 9 исигналов четности С -С в Формирователе 10 происходит в соответствии сН-матрицей кода (фиг. 4), котораяуказывает последовательность получения значений сигналов четности С -Св режиме записи и определяет значение сигналов К-К 8 контрольного слова в режиме считывания. Например,значение сигнала четности С 6 равно .1262576 3сумме по модулю два значений информационных разрядов 161 О 1 1 ы 1 14 а значение разряда К контрольного слова также равно сумме по модулю два значений указанных инфор мационных разрядов и разряда 1 блоков памяти.При считывании информационные и контрольные разряды чисел из блоков 1, -1,4 поступают на входы формирова- О телей 11 и 12, а на первые входы блока 18 поступают только информационные разряды чисел. Формирователь 11 формирует разряды К К 4 а формирователь 12 - разряды К-К контроль ного слова. В блоке 13 происходит сравнение сигналов контрольного слова К;-К 4 и сигналов четности С,-С считанных из разрядов 1,-1 блоков памяти. С выходов первого блока 13 20 сравнения сигналы сравнения (несравнения) Я -Я поступают на первые входы блока элементов И 17 и блока 15 обнаружения ошибок. В блоке 14 происходит сравнение сигналов конт рольного слова К,-К и сигналов четночти С в .С , считанных из разрядов 1 -1 блоков памяти.С выходов блока 14 сигналы сравнения (несравнения) Б,-Я .поступают ЗО на входы дешифратора 16 и на вторые , входы блока 15 обнаружения ошибок. Дешифратор 16 преобразует двоичный позиционный код сигналов Б -Я в унитарный. Номера отказавших разрядов одного из блоков памяти указывают сигналы Я .-Я а номер отказавшего блока памяти - сигналы Б -Б. Пусть, например, возникла пакетная ошибка в девятом-двенадцатом разря дах эти разряды относятся к третьему блоку памяти. Предположим, что значения сигналов четности С -С равны нулю. В соответствии с Н-матрицей формируются следующие значения 45 разрядов контрольного слова; К=1 К 1, К=1 К=1 .К=О К=О К=1, К 8 =1. После сравнения их с контрольными разрядами С-С получают Б Б =Б 0 Б О Я 7 1Сигналы Б.-Я (принимая Я за младший разряд) образуют двоичное число 0011, соответствующее третьему блоку памяти, т.е. тому блоку памяти, в котором произошла пакетная ошибка. При поступлении этого кода на вход,. дешифратора 16 на его третьем выходе формируется единичный сигнал, который поступает на входы элементов И 30-33 (фиг. 3), На остальные входы этих элементов поступают единичные сигналы Я -Б и единичный сигнал разрешения коррекции, сформированный в блоке 15 обнаружения ошибок. При совпадении всех трех единичных сигналов на выходах элементов И 30-33 формируются единичные сигналы коррекции, поступающие на входы сумматоров 34- 37 по модулю два блока 19 коррекции пакетных ошибок, При,этом происходит сложение по модулю два значений информационных разрядов 1-1, и поступивших единичных сигналов. Таким образом происходит коррекция пакетных ошибок.В блоке обнаружения ошибок формируются сигналы разрешения коррекции, сигнал обнаружения двойного пакета ошибок и сигнал некорректируемой ошибки.Элемент И 26 реализует контроль на наличие пакетной корректируемой ошибки. Наличие единичного сигнала на выходе элемента ИЛИ 24 и отсутствиеединичного сигнала на выходе элемента ИЛИ 23 свидетельствует о возникновении двойного пакета ошибок и элемент И 27 формирует сигнал обнаружения двух пакетов ошибок.Элемент ИСКДОЧЛЮЩЕЕ ИЛИ 29 формирует сигнал о некорректируемой.ошибке, которая обнаруживается по наличию на выходе элемента И 25 нулевого сигнала и единичного на выходе эле" мента ИЛИ 23. При отсутствии ошибок сигналы Я -Б равны нулю, сигналы коррекции также равны нулю и информационные сигналы на выход блока 18 коррекции ошибок выдаются без измвнения. Формула изобретения Запоминающее устройство с автономным контролем, содержащее блоки памяти, адресные входы, входы записи и входы считывания которых являются соответственно первым, вторым и третьим входами устройства, первый и второй формирователи сигналов чегности, выходы которых подключены к контрольным входам блоков памяти, ин" формационные входы которых и входы формирователей сигналов четности обьединены и являются четвертым входом устройства, блок коррекции ошибок, 3 12625 одни из входов которого соединены с информационными выходами блоков памяти, выходы блока коррекции ошибок, являются инФормационными выходами устройства, первый и второй формирователи сигналов контрольного слова, одни входы которых соединены с инФормационными выходами блоков памяти, контрольные выходы которых подключены к другим входам формировате лей сигналов контрольного слова, о тл и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит первый и второй блоки сравнения, дешифратор, блок элементов И, блок обнаружения ошибок, причем выходы первого формирователя сигналов контрольного слова, соединены с одними входами первого блока сравнения, выходы которого подключены к входам первой группы блока элементов И и одним входам блока обнаружения ошибок, выходы второго формирователя сигналов контрольного слова соединены с одними входами второго блока д сравнения, выходы которого соединены с входами дешифратора и другими входами блока обнаружения ошибок, выходы дешифратора подключены к входам второй группы блока элементов И,овход которого. подключен к одному из выходов блока обнаружения ошибок,76 Ьвыходы блока элементов И соединеныс другими входами блока коррекции,другие входы блоков сравнения подключены к контрольным выходам блоковпамяти, выходы блока обнаружения ошибок являются контрольными выходамиустройства,2Устройство по п.1, о т л и ч аю щ е е с я тем, что блок обнаружения ошибок содержит элемент ИСКЛЮЧАКЩЕЕ ИЛИ, первый, второй и третий элементы И, первый и второй элементы ИЛИ, элемент НЕ, входы первого элемента И и первого элемента ИЛИ объединены и являются одними входами бло. ка, другими входами которого являются входы второго элемента ИЛИ, выход первого элемента И соединен с первыми входами второго элемента И и элемента ИСКЛОЧАЮЩЕЕ ИЛИ, выход первого элемента ИЛИ соединен с вторыми входами второго элемента И, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и входом элемента НЕ, выход второго элемента ИЛИ подключен к первому входу третьего элемента И и третьему входу второго элемента И, выход элемента НЕ соединен с вторым входом третьего элемента И, выход которого и выходы второго элемента И и элемента ИСКЛЮЧАЮЩКЕ ИЛИ являются выходами блока обнаружения ошибок./5 Произво Составитель О.Кулаактор И.Николайчук Техред А.Кравчук аказ 5436/51 Тираж 543 ВНИИПИ Государственного комитет по делам изобретений и откры 113035, Иосква, Ж, Раушская наб.енно-полиграфическое предпрйяти ЬЪЪоугвЪ гю Ь Уг 4 Ьвгю Ъ Ъ Су 4 у Сг Хг с, к 4 "4 Св и г г св 4 в Св в Ужгород, ул. Проектная,