Запоминающее устройство с самоконтролем

(504 С 11 С 29 00 ОПИСАНИЕ ИЗОБРЕТЕН ЬР Ъ Ю ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ(21) 3866886/24-24(56) Авторское свидетельство СССР У 963106, кл. С 11 С 29/00, 1981.Авторское свидетельство СССР Р 10405256 кл С 11 С 29/00, 1982. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ(57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в Факсимильной технике связи, Целью изобретения является увеличение информационной емкости устройства. Устройство содержит первыйблок памяти, два формирователя импульсов, два триггера, первый ре" гистр числа, первыи регистр адреса, первый дешифратор адреса, три блокасравнения, первый счетчик импульсов, два распределителя импульсов, двегруппы регистров адресов неисправныхячеек, две группы элементов И, смесь элементов И, три элемента ИЛИ, а так-же вновь введенные второй блок памя80, 1 262575 ти, второй регистр адреса, второйдешифратор адреса, группы элементовИ с третьей по седьмую, второй счет.чик импульсов, третью и четвертуюгруппы регистров адресов неисправныхячеек, четвертый и пятый блоки сравнения, третий и четвертый распределители импульсов, третий Формировательимпульсов, группу элементов ЮП 1, элементы И с восьмого по двенадцатый иэлементы ИЛИ с четвертого по седьмой. Увеличение информационной емкости устройства достигается за счеттого, что при отказе ячейки в первом блоке памяти информация записывается на второй блок. памяти, Контроль состояния ячеек блоков памятивыполняется путем сравнения записанной и считанной информаций. Обеепече.но неоднократное повторное обращениек отказавшей ячейке в обоих блокахпамяти для .странения случайногосбоя вследствие влияния помехи ивыявления действительно дефектной,ячейки памяти. Число повторных обращений к блокам памяти ограниченопереполнением счетчиков импульсов,4 ил.Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может бытьиспользовано в факсимильной техникесвязи.Целью изобретения является увеличение информационной емкости устройства./На фиг-4 представлена функ циональ"ная схема предложеного устройства,Устройство содержит элементы И 1-5с первого по пятый, первый б и второй 7 элементы ИЛИ, первый 8 и второй9 триггеры, первый формирователь 10импульсов, регистр 11 числа, первыйрегистр 12 адреса, первый дешифратор13 адреса и первый блок 14 сравненияи имеет информационные входы 15.Устройство содержит также первыйблок 16 памяти, первый счетчик 17импульсов, шестой элемент И 18, третий элемент ИЛИ 19, первую 20 и вто"рую 21 группы элементов И, первую 22и вторую 23 группы регистров адресовнеисправных ячеек, второй 24 и третий 25 блоки сравнения, седьмой элемент И 26, первый 27 и второй 28распределители импульсов, второйблок 29 памяти, второй регистр 3 О адреса, второй дешифратор 31 адресаэлементы И 32"37 с восьмого по четырнадцатый, четвертый. элемент ИЛИ38, группу элементов ИЛИ 39, пятый40 н шестой 41 элементы ИЛИ, второй.счетчик 42 импульсов, группы элементов И 43"47 с третьей по седьмую,третью 48 и четвертую 49 группы регистров адресов неисправных ячеек,четвертый 50 и пятый 51 блоки сравнения,третий 52 и четвертый 53 распределители импульсов, элементы И 54-57 спятнадцатого по восемнадцатый, второй58 и третий 59 формирователи импульсов, седьмой элемент ИЛИ 60 и девят"иадцатый элемент И 61.Иа схеме обозначены также вход 62установки в исходное, состояние, уп-.равляющий вход 63, тактовый вход 64:и выходы 65 устройства,Информационные емкости блоков. 16и 29 равны,Устройствоработает следующимобразом.В йсходном состоянии триггеры 8 .и 9 установлены в нулевое состояниеимпульсом по входу 62, этим же сигна.лом в исходное состояние устанавливаются регистры 1,2 и 30 и дешифраторы 13 и.31, а, также распредели 50 20 тели 27, 28, 52 и 53 н регистры 22, 23, 48 и 49.Регистр 12 и дешифратор 13 выбирают адрес исходных ячеек блока 16, а регистр 30 и дешифратор 31 выбирают адрес исходных ячеек блока 29, В регистр 11 введена исходная информация для записи в блок 16, На вход 63 поступает импульс входной частоты, который проходит через элемент И 1 на счетный вход триггера 8 и черезэлементы И 3 и ИЛИ 19 на управляющийвход блока 16, записывая в него информацию с выходов регистра 11. Спадпервого входного импульса переводиттриггер 8 в единичное состояние. От,сутствие сигнала на управляющем входеблока 16 при наличии выбранных адресов в,регистре 12 и дешифраторе 13 соответствует режиму выдачи информации из блока 16.Информация с блока 16 поступаетна входы блока 14 через элементы И 43 и ИЛИ 39, где она сравниваетсяс информацией, поступающей с выходоврегистра 11, и в случае их совпаденияс выхода блока .14 на элемент И 1поступает потенциал, разрешающийпрохождение второго нмнульса входнойчастоты с входа 63.Второй импульс входной частотыпоступает на счетный вход триггера 8,через элемент И 2 на вход формирователя 10 и через элемент ИЛИ 6 на35 вход регистра 12 Спад этого импульса изменяет состояние регистра 12выбирая тем самым, следующий адресблока 16, запускает формирователь 1 О,сбрасывая регистр 11, и переводит40 триггер 8 в нулевое состояние, Затеив регистр 11 вводится новая информа"ция для записи в блок 16,Далее работа устройства проходитпо описанному алгоритму.45 . В случае разового отказа ячейки вблоке 16 информация на входах блока,14 не совпадает и на его выходе от сутствует разрешающий потенциал,вследствие чего очередной импульс с50 входа 63 не проходит на вход триггера 8, Отсутствие сигнала на выходеблока 14 позволяет импульсам с входа63 пройти через элементы И 18 и ИЛИ19 на управляющий вход блока 16 иу, повторить запись информации с регистра,11 в блок 16,Такое повторение обращения к от"казавшей ячейке позволяет устранитьсбой в блоке 16, который наступил вследствие влияния помехи в момент сигнала на управляющий вход блока 16.Количество импульсов повторного/обращения к отказавшей ячейке блока 16 фиксируется счетчиком 17, переполнение которого вызывает на его выходе запрещающий сигнал для элемента И 18, при этом обращение к блоку через элемент И 3 прекращается, но 10 разрешается прохождение импульсов тактовой частоты с входа 64, кото-рые поступают на управляющий вход блока 29, записывая в него информацию с регистра 11.15Одновременно сигнал с выхода счетчика,17 поступает на разрешающие входы элементов И 20 и 21, записывая .:в регистры 22 и 23 адрес неисправнойячейки блока 16. Неисправность ячейки блока памяти может характеризоваться также выходом из строя ключей(не показан), подключающих ячейку памяти к выходу. блока памяти и входящих в состав микросхем, на которых 2 ф построен:блок памяти.Количество импульсов обращения к блоку 29 фиксируется счетчиком 42. Сигнал переполнения счетчика 17 через элемент ИЛИ 41 закрывает элементы ЗО И 43 и открывает элементы И 44, к которым подводится информация с выхода блока 29 для контроля правиль- ности записи информации в него, посредством сравнения в блоке 14 инфор-мации на выходе блока 29 и информации на выходе регистра 1.Если запись информации в блок 29. прошла без сбоев,.то на выходе блока 14 появляется сигнал, который 40 через элемент И 4 и элемент ИЛИ 7поступает на элемент И 1 в качестве разрешающего дпя прохождения импульса смены адреса в блоке 16 черезэлементы И 2 или ИЛИ 6 и в блоке 29 45.через элементы И 32 и ИЛИ 38, одновременно импульсы с выхода элементаИ 32 через формирователь 58 устанавливают в исходное состояние счетчики 17 и 42, а спад импульса с вы- охода элемента И 2 через формирователь10 сбрасывает регистр 11.При установке счетчика 17 в исход" иое состояние исчезновение сигнала переполнения счетчика 17 через эле- у , мент ИЛИ 40 воздействует на распределитель 28, с помощью которого выбирается очередной регистр из регистр. ров 23. Дешифратор 13 измс.нв.т своесостояние под воздействием сивиллас выхода элемента И 55, который фиксирует момент переполнения регистра12 и тем самым выбирает новую группуячеек памяти блока 16.Распределитель 27 выбирает новыйрегистр в группе регистров 22 сигналом с выхода элемента И 32, кото- .рый проходит через элемент И 37 вмомент фиксации переполнения регистра 12.Далее работа устройства проходит. по описанному алгоритму при обращении к блоку 16 памяти.Если запись информации в блок 29происходит со сбоями и появляетсясигнал переполнения счетчика 42,то,этот сигнал поступает на элементыИ 46 и 47, через которые в соот-.. ветствующие из регистров 48 и 49записывается адрес неисправной ячей- .ки блока 29, спад этого сигнала черезэлемент И 3 воздействует на регистр30, выбирая о 1 ередную ячейку блока29, и через элемент ИЛИ 60 воздействует на распределитель 52, выбираяновый регистр в группе регистров 48для записи адреса ячейки блока 29,если она окажется неисправной. Обращение; к блоку 29.продолжается домомента записи информации в него безсбоя,Если при записи информации в блок29 все ячейки перебраны, то появляется сигнал на выходе дешифратора 31,который воспринимается как сигнал отказа, указывающий на то, что сохранить рабочий обьем памяти блока 16за счет ячеек блока 29 невозможно,и блоки 16 и 29 памяти следует ремонтировать или заменить на другие.При ремонте. блока 16 отключаетсяотвхода 64 источник тактовых импульсов, при заполнении счетчика 17 снимается разрешение с соответствующегоэлемента И 18 и устройство остаетсяв режиме проверки записанной инфор"мации, а индикаторы (не показаны)регистров 12 и дешифратора 13 указывают координаты неисправной ячейки.Выбор последнего адреса ячейкиблока 16 при записи информации в негофиксируется элементом И 56при этойна его выходе появляется сигнал,который по спаду запускает формирователь 59, импульс с выхода которогосбрасывает распределители 27, 28, 525 20 40 50 55 Формула, изобретения Запоминающее устройство с самоконтролем, содержащее первый блок 5 6 и 53, регистры 12 ц 30 и дешцфраторы 13 и 31, а также переводит триггер 9 в единичное состояние, что соответствует режиму считывания информации из блока 16,И режиме считывания импульсы с входа 63 через элементы И 5 и ИЛИ 6 поступают н регистр 12 для смены .адреса ячеек блока 16. При совпадении очередного адреса ячейки блока 1 16 с адресом, который записан в одном из регистров 22 и 23, блоки 24 и 25 вырабатывают сигналы, которые через элементы И 26 ц ИЛИ 41 закрывают элементы И 43 и открывают элементы И 44, через которые с выхода блока 29 снимается записанная в него информацйя, которая далее через элемент ИЛИ 39 и элементы И 45 поступа- ет на выходы 65 устройства, так как элементы И 45 открыты сигналами с выхода триггера 9 и элемента И 35.Если запись информации в блок 29 проходила со сбоем и адрес неисправной ячейки, занесенный в регцстры 2 48 и 49, совпадает с выбранным адресом ячеек блока 16, то блоки 50 и 51 вырабатывают сигналы, которые через элемент И 35 закрывают элементы И 45, отключая выходы 65 устройства. 3 При этом сигнал с выхода элемента И 26 поступает на элемент И 33 в качестве разрешающего для прохождения импульсов смены адреса в регистре 30 одновременно со сменой адреса в регистре.12, а сигнал с выхода элемен.та И 35 поступает на элемент И 61 в качестве разрешающего для импульсас выхода элемента ИЛИ 6, который через элемент ИЛИ 60 воздействуетйа распределитель 52 и выбирает следующий регистр в группе регистров 48.Окончание режима считывания оп 1ределяется сигналом на выходе фор" 4мирователя 59, который сбрасываетрегистры 12 и 13,. дешифраторы 13 и .31 и через открытый элемент И 57регистры 22, 23, 48 и 49, спадсигнала на выходе формирователя 59 .возвращает триггер 9 в нулевое состояние, переводя устройство вновьв режим записи информации. памяти, первый регистр адреса, первый дешифратор адреса, регистр числ первыц ц второй Формирователи импульсов, триггеры, первый счетчик импульсов, блоки сравнения, группы регистров адресов неисправных ячеек, распределители цмпульсов, элементы И, элементы ИЛИ ц группы элементовИ, причем выход первого элемента Исоединен с первымц входами второгоц третьего его элементов И и счетнымвходом первого триггера, единичныйвыход которого подключен к первомувходу четвертого элемента И и второму входу второго элемента И, выход которого соединен с входом первого Формирователя импульсов и первым входом первого элемента ИЛИ, выход которого подключен к входу первого регистра адреса, а второйвход - к выходу пятого элемента И, первый вход которого соединен с единичным выходом второго триггера, нулевой выход которого подключен к первому входу первого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого подключен к нулевому выходу первого триггера и второму входу третьего элемента И, выходкоторого соединен с первым входом третьего элемента ИЛИ, выход которого подключен к управляющему входу первого блока памяти, первый вход шестого элемента И соединен с едияичным выходом первого триггера,выход первого блока сравнения подключен к вторым, входам четвертого и шестого элементов И, выходы которыхсоединены соответственно с вторымвходом второго элемента ИЛИ и с вторым входом третьего элемента ИЛИ исчетным входом первого счетчика импульсов, выход которого подключен ктретьему входу шестого элемента Ии первым входам элементов И первой и второй групп, выходы первого дешифратора адреса соединены с одними извходов второго блока сравнения, вторыми входами элементов И первой группы и одними из адресных входов первого блока памяти, другие адресные входы которого подключены к выходам первого регистра адреса, вторым входам элементов И второй группы и одним из входов третьего блока сравнения, выходы элементов И первой и второй групп соединены соответствен 1262515но с одними из нходов регистров адресов неисправных ячеек первой и второй групп, выходы которых подключены соответственно к другим входам второго и третьего блоков сравнения, выходы которых соединены с входами седьмого элемента И,выход первого Формирователя импульсон подключен к первому установочному входу первого счетчика импульсов и одному из входов регист Ора числа; выходы которого соединены одними из входов первого блока, сраннения и числовыми входами первого блока памяти, другие входы регистра числа являются информационными входами устройства, второй вход пятого элемента И, третьи входы первого и шестого элементов И являются управлянщим входом устройства, о тл и ч а ю щ е е с я тем, что, с целью увеличения информационной емкостиустройства, в него введены второи. блок памяти, второй регистр адреса,второй дешифратор адреса, второйсчетчик импульсов, третий формиронатель импульсон, третья и чертвертаягруппы регистров адресов неисправныхячеек, четвертый и пятый блоки срав"нация, третий и четвертый распределители импульсов, группы элементов И 30с третьей по седьмую, группа элементов ИЛИ, элементы И с восьмого поденятнадцатый и элементы ИЛИ с чет/вертого по седьмой, причем первыевходы пятого и седьмого элементовИЛИ, восьмого и десятого элементовИ соединены с выходом первого формирователя импульсов, второй входвосьмого элементв И подключен квыходу первого элемента И, а выход в 4 Ок входу второго формирователя импульсов, первому входу тринадцатого элемента И и первому входу четвертогоэлемента ИЛИ, второй вход которогосоединен с выходом девятого элемента 45И и вторым входом пятого элементаИЛИ, выход четвертого элемента ИЛИподключен к входу второго регистраадреса, выходы которого соединены свходами пятнадцатого элемента И,первыми входами элементов И шестойгруппы, одними из входов третьегоблока сравнения и одними ия адресныхвходов второго блока памяти, другиеадре Ные входы которого подключенык выходам второго дешифратора адреса,первым входам элементов И седьмойгруппы и одним из входон четвертого блока сравнения, выходы третьего ичетвертого блоков сравнения соединены с входами одиннадцатого элементаИ, а другие входы - с выходами реристрон адресов неисправных ячеектретьей и четвертой групп соответственно, одни из входов которых подключены к выходам элементов И шестойи седьмой групп соответственно, вторые входы которых, первый вход седьмого элемента ИЛИ и третий вход четнертого элемента ИЛИ соединены свыходом второго счетчика импульсов,счетный вход которого подключен квыходу десятого элемента И и управляющему входу второго блока памяти,информационные входы которого соединены с выходами регистра числа, авыходы - с первыми входами элементовИ четвертой группы, выходы которыхподключены н первым входам элементовИЛИ группы, вторые входы которых сое-динены с выходами элементов И третьей группы, первые входы которыхподключены к выходам первого блокапамяти, вторые входы элементов Итретьей и четвертой групп соединеныс выходом шестого элемента ИЛИ, второй вход которого и первый вход девятого элемента И подключены к выходу седьмого элемента И, выход пят-надцатого элемента И соединен свходом второго дешифратора адресаи первым входом двенадцатого элемента И, второй вход которого подключен к выходу первого элемента ИЛИи первому входу девятнадцатого элемента И, выход которого соединен свторым входом седьмого элемента ИЛИныход которого подключен к первомувходу третьего распределителя импульсов, выход двенадцатого элемента Исоединен с первым входом четвертогораспределителя импульсов, выходытретьего и четвертого распределителей импульсов подключены соответственно,к другим входам регистровадресов неисправных ячеек третьей ичетвертой групп, выход одинадцатогоэлемента И соединен с вторя входомдвенадцатого элемента И и первымивходами элементов И пятой группы,вторые входы которых подключены квыходам элементов ИЛИ группы и другим входам первого блока сравнения,входы шестнадцатого элемента И соединены с выходами первого регистраадресае а выход подключен к входу9 12 б 25 первого дешифратора адреса н второму входу .тринадцатого элемента И, вы,ход которого и выход пятого элемента ИЛИ соединейы с первыми входами первого и второго распределителя импульсов соответственно, входы семнадцатого элемента И подключены к выхо- . дам первого дешифратора адреса, а выход пбдключен к входу третьего формирователя импульсов, выход кото рого соединен с первым входом восемнадцатого элемента И и вторыми входами распределителей импульсон, выход второго формиронателя импульсов подключен к второму установоч ному входу первого счетчика импульсон и установочному входу нторого счетчика имп 1 ульсов, выход восемнадцатого элемента И соединен го счетным входом второго триггера, управляющими входамн второго регистра адреса, первыми установочными входаминторого дешифратора адреса и регистров адресов неисправных ячеек групп,вторые установочные входы которых,второй вход восемнадцатого элементаИ и третьи входы элементов И пятойгруппы подключены к единичному выходувторого триггера, установочные входы триггеров, первого регистра адре"са и первого дешнфратора адреса,вторые установочные входи второгорегистра адреса и второго дешифрато"ра адреса являются входом установкив исходное состояние устройства,тактоным входом и выходами которогояэляетс я второй вхОд десятого элементаИ и выходы элементов И лятой группы,1262575 г оставитель Т. Зайцеваеехред ф,Кравчук Корректор М. Щароши Николайчу а аж 54 аэ 5436 ият ВНИИПИ Государственнопо делам иэобретений3035, Москва, Ж, Ра Производственно-полиграфическое Подписноекомитета СССРоткрьггийкая наб д. 4/5 г. Ужгород, ул. Проектная,