Устройство для обмена данными

араоблат бытрных ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ 8 ТОРСНОМУ СВИ 4 ЕТЕЛЬСТ 8579683862316/24-24) 27,02,8546) 23.08.86. Бюл. Мф 31В.Н.Кустов, А.И.ЗахаровА.Захаров681,325 (088.8)56) Авторское свидетельство СССР857968, кл. С 06 Г 3/04, 1979,54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЬПФ57) Изобретение относится кычислительной техники, мохеспользовано в многопроцессо системах обработки данных и яв яусовершенствованием известного уройства, описанного в авт, св.9 857968, Целью изобретения явля"ется расширение класса решаемых здач путем обеспечения возможностиботы устройства в совмещенных режимахобмена, Поставленная цель достигается тем, что в устройство введенывторой блок входной буферной памяти,второй блок выходной буферной памятии четвертый триггер. 1 з.п. ф"лы,1 ил, 1 табл.1 1252789 2 15 11 эобргс нис о гноситсн к вычислительной технике может быть использовано н многопроцессорных вычислитель-.ных системах обработки данных и является усовершенствованием устройства по основному янтсн. М 857968,ель изобретения - расширениекласса решдемих задач за счет обеспечения возможности рдботы устройстняв совмещенных режимах обмена. 10Нд чертеже представлена функциональная схема устройства.Устройство содержит блок 1 контроля, процессор 2, блок 3 триггеров,дешифратор 4, коммутдтор 5, блоки6 и 7 входной буферной памяти. Второй 8 и первый 9 выходной буфернойпамяти, второй 10 и перньп 11 элементь 1 ИЛИ.Процессор 2 состоит из арифметикологичекого блока 12, микропрограммного устройства 13 управления, памяти 14 микропрогрдммь и устройства 15управления вводом - выводом, Блоки1 и 3 содержат триггеры 16-24 и элемент ИПИ 25 я коммутатор 5 - узлы26-31 элементов И и элементы ИЛИ32-35,На чертеже показаны также первый36 и второй 37 информационные входы, ЗОвторой, первый, третий и четвертыйинформационные выходы 38-41 соотне 1 ственно вход 42 сигнала неисправности, четвертый 43 и третий 44информационные входы, управляющие35выходы 45 и входы 46 устройства.1 Устройство работает следующим образом.При нормальной работе устройствасигнал Неиспранность на выходе11 140блокаотсутствует. Устройство может находиться н одном иэ следующих режимов работы,Режим 1 (Р 1) - прием данных по перно 45му информационному входу 36 и ретрансляции данных с нторого информационного входа 37 на второй информационный выход 38 устройстна.Режим 2 (Р 2) - передача данныхна первый информационный выход 39 иретрансляции дянных с второго информационного выхода 37 на второйинформационный выход 38 устройства.Режим 3 (РЭ) - прием данных повторому информдциопному входу 37 иретрансляции данных с первого информдционного входа 36 на первый информационный выход 39 устройстнд,Режим 4 (Р 4) - передача данныхпд горой информдционный Выход 38ретрансляция данных с первого инрмапионного входа 36 на первый инФормационный выход 39 устройства.Режим 5 (Р 5) - передача данных напервый информационный выход 39 с одновременным приемом данных по второ"му информационному входу 37.Режим 6 (Р 6) - прием данных напервый информдционный вход 36 с одновременной передачей данных навторой информационный выход 38 уст"ройствяРежим 7 (Р 7) - одновременныйприем данных по первому и второмуинформационным нходям 36 и 37 устройства.Режим 8 (Р 8) - одновременная передача данных ня первый и второйинформдционные выходы 39 и 38 устройстня,Режим 9 (Р 9) - неисправность.1 ри функционировании устройстван перечисленных режимах процессор 2вырабатывает сигналы, которые поступают через вход 46 на триггеры 21-24,устанавливая их и состояние, соотгетствующее режиму работы устройства.В таблице приведены режимы работыустройства и соответствующие им состояния триггеров 21-24, а такжеспгндлы ня выходных шинах дешифратордСигналы с выходных шин дешифраторд 4 поступают на входы элементовИЛИ 32-35 коммутатора 5 которыйс помощью узлов 26-3 элементов Иопределенным образом коммутирует входы 36 и 37 с выходами 38 и 39 устройства с блоками 6 и 9 входной ивыходной буферной памяти.При реализации режима Р триггер24 блока 3 триггеров находятся всостоянии "1" а триггеры 21-23 всостоянии "О", На первой выходнойшин дешифратора 4 появляетсяединичный сигнал, который поступаетнд первый вход элемента ИЛИ 32 и сего выхода на управляющие входыуэлд 26 элементов И, открывая ихдля приема данных с первого информационного входа 36 устройства,Кроме этого, сигнал с первого выхода дешифратора 4 поступает на первый вход элемента ИЛИ 11, с его выходя - нд управляющие входы узла 31.лементов И, обеспечивая ретрансляцию данньх второго информационноговхода 37 устройства к его второму информационному выходу 38, Одновременно отсутствие единичных сигналов на входах элемента ИЛИ 10 обеспечивает отключение первого информационного входа 36 устройства от его первого информационного выхода 39, Данные принимаются с первого информационного входа 36 устройства в первый блок 6 входной буферной памяти, с информационного выхода которого они поступают через третий информационный выход 40 устройства в процессор 2 для их обработки.Таким образом, режим Р 1 оказывается реализованным. Аналогичным образом реализуются режимы Р 2-Р 4, Отличие состоит в том, что используются другие комбинации сигналов 0 на входах дешифратора 4 для задействования соответствующих узлов 26- 31 элементов И с помощью элементов ИЛИ 32-35 и О и 11. 5 1015 Одновременно из процессора 2 дан ные через вход 44 устройства поступают на информационный вход блока 9 выходной буферной памяти, с выхода которого через узел 29 элементов И они передаются на первый информационный выход 39 устройства. Таким образом, обеспечивается режим одновременного приема данных по второму информационному входу 37 устройства и передачи данных на первый информа ционный выход 39. Функционирование устройства в режиме Р 6 происходит аналогично. В режиме Р 5 снимается единичный25сигнал с пятого выхода дешифратора4, который поступает на входы элементов ИЛИ 35 и 33, с выхода которых -на управляющие входы узлов 29 и 27элементов И. Сигналы на входахЗОэлементов ИЛИ 10 и 1 отсутствуют,поэтому узлы 30 и 31 обеспечиваютотключение первых и вторых информационных входов 36 и 37 устройстваот его информационных выходов 39 и З 538 соответственно, Таким образом,данные, поступающие на второй информационный вход 37 устройства, передаются через узел 27 элементов И вблок 7 входной буферной памяти, с 40информационного выхода которого онипоступают через выход 41 в процессор2 для обработки,В режиме Р 7 единичный сигнал с седьмого выхода дешиФратора 4 поступает через элементы ИЛИ 32 и 33 на управляющие входы узлов 26 и 27 элементов И, открывая их для передачи данных, Сигналы на выходах элементов ИЛИ 10 и 1 отсутствуют, поэтому узлы 30 и 31 элементов И заперты, Таким образом может осуществляться одновременный прием данных с первого и второго информационных входов36 и 37 устройства в блоки 6 и 7входной буферной памяти, откуда оиипоступают в процессор 2 через третийи четвертый информационные входы 40и 4 для дальнейшей их обработки.В режиме Р 8 устройство функционирует аналогично, за исключением того, что в данном режиме обеспечивается одновременная передача данных на первый и второй информационные выходы 39 и 38 устройства из блоков 9 и 8 выходной буферной памяти. Режим Р 9 реализуется следующим образом. При возникновении неисправности или при отсутствии необходимости в приеме и передаче данных процессор 2 по входу 46 устанавливает в нулевое состояние триггеры 21-24, снимая сигналы на выходах дешифратора 4. Поскольку сигналы на выходах дешифратора 4 отсутствуют, то узлы элементов И 26-29 заперты нулевым управляющим сигналом на их входахЭ обеспечивая тем самым полное отключение устройства от первых и вторых информационных входов и выходов 36- 39 устройства. Процессор 2 одновременно с установкой в нулевое состояние триггеров 21-24 подает единичный сигнал на вход 42 устройства, который устанавливает триггер 8 в единичное состояние, и сигнал через элемент ИЛИ 25 поступает на входы элементов ИЛИ 1 О и 11, с выхода которых они поступают на управляющие входы узлов 30 и 31 элементов И, обеспечивая тем самью режим ретрансляции данным от первого и второго входов 36 и 37 устройства к первому и второму входам 39 и 38, Единичный сигнал на выходе блока 1 контроля может также вырабатываться по сигналам неисправ- ности, поступанщим от блоков 6 - 9 входной и выходной буферной памяти.Сигналы на выходах дешифратора Режим рабоСостояние триггеров 21 22 23 24 2 3 4 5 6 7 8 1 О О О О О О О Р О О О 1 Р 2 О О 1 О О 1 О О О О О О РЗ О О 1О О 1 О О О О О Р 4 О 1 О О О О О О О О О О О О О1 О О О Р 5 О 1 О 1 Р 6 О 1 1 О О О О О О 1 О О Р 7 О 1 1О О О О О О 1 О Р 8О О О О О О О О О О 1 Р 9 О О О О О О О О О О О О 3 2527формула изобретения 1., Устройство для обмена данными по авт, св, У 857968, о т л и - ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач эа счет обеспечения возможности работы устройства в совмещенных режимах обмена, в него введены второй блэк входной буферной памяти, вто- О рой блок выходной буферной памяти и четвертый триггер, причем установочный вход и вход сброса четвертого триггера подключены к управляющим входам устройства, а выход - к 1 четвертому входу дешифратора и управляющим выходам устройства, информационные выходы и входы вторых блоков входной и выходной буферной памяти соединены соответственно 20 с четвертыми информационньки выходами устройства и входом коммутатора и с четвертьии информационными входом устройства и выходом коммутатора, а выходы ошибок - соответственно 2 З с четвертым и пятым входами блока контроля, группа дополнительных вы 89 аходов дешифратора соединена с первьи,вторым, третьим и четвертым управляющим и входами коммутатора,2, Устройство по п.1, о т л и -ч а ю щ е е с я тем, что коьвчутатор содержит шесть узлов элементовИ и четыре элемента ИЛИ, соединенныхвыходами с управляющими входами соответствующих узлов элементов Ипричем группы входов первого, второго, третьего и четвертого элементовИПИ являются соответственно первьв,вторьв, третьим и четвертым управляющими входамн коммутатора, выходыпервого - четвертого узлов элементовИ соединены соответственно с третьимчетвертью, вторым н первым информационными выходами коммутатора, выходы пятого и шестого узлов элементов И подключены соответственно кпервому и второму информационнымвыходам коммутатора, информационныевходы первого-шестого узла элементов И подключены соответственно кпервому, второму, четвертому, третьему, первому и второму информационнымвходам коммутатора.1 г 52789 Составитель В. Техред В.Кадар едакт Корректор Л. Па тай етра Закаэ 4621/ е Производственно-полиграфическое предприятие, г,ужгород, ул,Проектная,4 49 Тираж 671ВНИИПИ Государственнопо делам иэобретений 113035, Москва, Ж, Рауш Подпикомитета СССРи открытийкая наб., д.4/5