Устройство синхронизации для контроля блоков памяти

СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК. А 1 683 О 9 1 Ц С 29/00 К АВТО РСКО ВИДЕТЕЛ ЬСТ(54) УСТРОЙСТВО КОНТРОЛЯ БЛОК (57) Изобретениеной технике и мо . составе устройствном производстве рой 16 и третии18 и второй 19плексор 20.Устройствозом. ислительэовдно в ерийном рам ает сле расширева за счетяти динатройства ов памяамма его т первыижки, перты И - НЕ. енты ИСКЛЮй 10 счеттый 12 и ЩЕЕ ИЛИ,ый 15, втоГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ИСАНИЕ ИЗО(56) Авторское свидетельство СССМ 1238164, кл, 0 11 С 29/00, 1986Авторское свидетельство СССВ 1587598, кл. 6 11 С 29/00, 1987 СИНХРОНИЗАЦИИ ДЛЯОВ ИАМЯТИ тносится к вычислительжет быть использовано вконтроля памяти в серийи при испытачиях, Целью Изобретение относится к вычной технике и может быть испольустройствах контроля памяти впроизводстве и и ри испытаниях.Целью изобретения являетсяние области применения устройстобеспечения контроля блоков паммического типа.На фиг. 1 изображена схема уссинхронизации для контроля блоти; на фиг. 2 - временная диагрработы.Устройство (фиг. 1) содержисчетный триггер 1, элемент 2 задервый 3, второй 4, третий 5 элеменэлемент И 6, первый 7 и второй 8 элемЧАЮЩЕЕ ИЛИ; второй 9 и третиные триггеры, третий 11, четверпятый 13 элементы ИСКЛЮЧАЮчетвертый элемент И-НЕ 14, перв изобретения является расширение области применения устройства за счет обеспечения контроля блоков памяти динамического типа. Устройство содержит первый, второй и третий счетные триггеры, элементы И - НЕ с первого по четвертый, элемент И, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с первого по пятый, первый, второй и третий элементы ИЛИ, первый и второй элементы ИЛИ-НЕ, элемент задержки и мультиплексор, Цель изобретения достигается тем, что в зависимости от режима работы устройство формирует на своих выходах сигналы, соответствующие временным диаграммам памяти статического либо динамического типа. 2 ил,7 элементы ИЛИ, первыйементы ИЛИ - НЕ, мульти- фоь На вход С синхронизации устроиства поступают импульсы синхронизации с периодом следования, в два раза меньшим периода Т контроля (фиг. 2). Эти импульсы поступают на первый 1 и второй 9 триггеры и через элемент 2 задержки на триггер 10, причем первый 1 и третий 10 счетные триггеры срабатывают по фронту, а второй 9 счетный триггер - по срезу импульса синхронизации. Таким образом, на выходе второго счетного триггера 9 формируется последовательность импульсов с периодом следования, равным периоду Т контроля, на выходе первого счетного триггера 1 - последовательность импульсов с периодом Т сле 168307410 дования, сдвинутая нэ 1/4 периода, а навыходе третьего счетного триггера 10 -двинутая на 1/4 периода Т и задержаннаяна время т, элементом 2 задержки. В результате на первом выходе БХМ 1 синхронизации устройства формируются импульсы,запускающие устройства формированиявходных воздействий (например, адреса иданные) для контролируемой памяти в начале каждого цикла контроля, а на второмвыходе ЯХИ 2 синхронизации устройстваформируются импульсы, которые обеспечивают запоминание результатов сравнениявыходных данных с объекта контроля и эталонных данных в начале четвертой четвертицикла Т контроля.Элементы И-Н Е 3, И С КЛ ЮЧАЮЩЕ ЕИЛИ 7 и 11 формируют на выходе Х стробаадреса строк устройства и на выходе У строба адреса столбцов устройства импульсы,расположенные во второй четверти цикла Тконтроля, причем для любого момента времени ХЭУ=1.Элементы И 6 и ИСКЛЮЧАЮЩЕЕ ИЛИ12 формируют на первом тактовом выходеС 1 устройства импульс. расположенный вовторой и третьей четверти цикла Т контроляи задержанный на время т элементом 2 зэде жки. Этот импульс является сигналомЕ для ОЗУ статического типа и сигналомРАЯ - динамического типа, Аналогично элементы ИСКЛ ЮЧАЮЩЕ Е ИЛИ 13, И - Н Е 14и ИЛИ - НЕ 18, 19 формируют на втором тактовом выходе С 2 устройства импульс, расположенный в третьей четверти цикла Тконтроля и задержанный на время т, который является сигналом ОЕ для ОЗУ статического типа и сигналом САЯ - динамическоготипа, причем вид сигнала определяется состоянием пятого входа Е 5 разрешенияустройства, а именно Е 5=0, то ОЕ, а еслиЕ 5=1,то САЯ,Элементы И-НЕ 4,5 ИСКЛЮЧАЮЩЕЕИЛИ 8, ИЛИ 15, 16, 17 и мультиплексор 20формируют на третьем тактовом выходе ЯЕустройства импульс, конец которого задержан на время т относительно начала четвертой четверти цикла Т контроля, а началосовпадает с началом второй четверти дляОЗУ статического типа и началом третьейчетверти - динамического типа, причем выбор конкретного импульса обеспечиваетмультиплексор 20, а именно для ОЗУ статического типа выход его соединен с вторымвходом, а динамического - с первым,Входы инверсии, первый М 1, второй М 2,третий МЗ и четвертый 1 Ч 4 устройства обеспечивают выбор полярности импульса навыходах Х, У, ууЕ, С 1 и С 2 устройства соответственно, причем состояние "1" на входе 15 20 25 30 35 40 45 50 5 Г инверсии вызывает инвертирование импульса на соответствующем выходе,Входы разрешения, первый Е 1, второй Е 2, третий ЕЗ и четвертый Е 4 устройства разрешают (если их состояние равно "1") либо запрещают (если их состояние равно"0") формирование импульсов нэ выходах Х,У, ЧlЕ, С 1 и С 2 устройства соответственно. Таким образом, устройство контроляпамяти, включающее в свой состав устройство синхронизации, формирует следующие сигналы: для ОЗУ статического типа входной адреса А, входной разрешения СЕ, входной разрешения выхода ОЕ, входной разрешения записи 1 ИЕ, входной информации 01, синхросигнал записи результатов контроля ЯУМ 2; для ОЗУ динамического типа входной выборки строк (область Х) РАБ, входной выборки столбцов (область У) САЗ, входной адресный А, входной разрешения записи ЮЕ, входной информационный 01, синхросигнал записи результатов контроля ЗУМ 2.Таким образом, по сравнению с прототипом устройство позволяет формировать временную диаграмму работы динамич ской памяти, поэтому включение его в состав устройства контроля памяти делает возможн м с помощью последнего контролировать память как статического, так и динамического типов.Формула изобретения Устройство синхронизации для контроля блоков памяти, содержащее элемент И, первый счетный триггер, вход котор : о соединен с входом элемента задержки и является входом синхронизации устройства, первый элемент И - НЕ, первый вход которого является первым входом разрешения устройства, а выход подключен к первому входу первого элемента ИСКЛ ЮЧАЮЩЕ Е ИЛИ, второй вход которого является первым входом инверсии устройства, а выход - выходом строба адреса столбцов устройства, второй элемент И-НЕ, первый вход которого является вторым входом разрешения устройства, а выход соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход и выход которого являются соответственно вторым входом инверсии и выходом записи устройства, третий элемент И-НЕ, о т л и ч а ю щ е е с я тем, что, с целью расширения области его применения эа счет обеспечения контроля блоков памяти динамического типа, в него введены второй и третий счетные триггеры, третий, четвертый и пятый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый элемент И-НЕ, первый, второй и третий элементы ИЛИ, первый и второй элементы ИЛИ - НЕ, муль 1683074типлексор, причем вход втооого счетного триггера подключен к входу синхронизации устройства, второму входу первого элемента И-НЕ и к первому входу второго элемента ИЛИ, второй инверсный вход которого 5 соединен с выходом первого счетного триггера и с первым входом первого элемента ИЛИ, второй вход которого подключен к второму инверсному входу третьего элемента ИЛИ, к первому входу четвертого элемен та И-НЕ, первому входу элемента И и к выходу третьего счетного триггера, вход которого соединен с выходом элемента задержки, с первым входом третьего элемента ИЛИ и с вторым инверсным входом четвер того элемента И-НЕ, выход которого подключен к первому входу второго элемента ИЛИ-НЕ, выход которого соединен с первым входом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго счетного триггера 20 является первым выходом синхронизации устройства и подключен к третьему входу первого элемента И-НЕ, выход первого счетного триггера является вторым выходом синхронизации устройства, первый 25 инверсный и второй входы третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с вторым и с первым входа-. ми первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы второго и третьего элементов ИЛИ подключены к входам третьего элемента И - НЕ, выход которого и выход первого элемента ИЛИ соединены с информационными входами мультиплексора, управляющий вход которого является входом задания режима устройства, а выход подключен к второму входу второго элемента И-НЕ, третий вход которого является входом записи устройства, первый вход первого элемента ИЛИ - НЕ является входом считывания устройства, а выход соединен с вторым входом второго элемента ИЛИ-НЕ, второй вход элемента И, третий вход четвертого элемента И - НЕ и второй вход первого элемента ИЛИ - НЕ являются соответственно третьим, четвертым и пятым входами разрешения устройства, вторые входы и выходы четвертого и пятого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно третьим и четвертым входами инверсии и первым и вторым выходами выборки устройства, выход элемента И соединен с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходтретьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является выходом строба адресов строк устройства,1683074 ЮГ( У Составитель О, ИсаеваТехред М,Моргентал ректор О. Кравцова Бланар кт роизводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 1 аз 3416 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб 4/5