Система для контроля микропроцессорных устройств

(Р 00 ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(56) Авторское свидетельство СССР В 005063, кл, С 06 Р 11/26, 1980.Авторское свидетельство СССР В 91531, кл. С 06 Р 11/16, 1980, (54) СИСТЕМА ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНЫХ УСТРОЙСТВ(57) Изобретение относится к области вычислительной техники и может быть использовано в системах автоматического контроля блоков и устройств . дискретного действия при их производстве и эксплуатации, Целью изобретения является расширение функциональных возможностей системы и увеличение полноты контроля. Сущность изобретения заключается в том, что система для контроля электронных устройств, содержащая блок выработкитестовых воздействий и анализа реакции (цифровую вычислительную машину), соединенную шиной тестовых сигналов с первым блоком магистральныхэлементов, по первому входу - "Запроспрерывания" - с блоком прерывания,по первому выходу - "Останов" - спервым входом регистра режимов, содержит также два блока магистральных переключающих элементов, блокпереадресации, селектор адреса, дешифратор команд, регистр режимов,блок асинхронного приема-передачиЭВМ, блок асинхронного приема-передачи контролируемого объекта, блок управления, блок прерывания, блок останова по адресу, блок контроля ссоответствующими связями. Введениеуказанных блоков позволяет организовать необходимые режимы обмена между ЭВМ и контролируемым устройством.3 э,п. ф-лы, 8 ил.50 55 17 12вый выход которого соединен с входом .разрешения прохождения данных блока,выход ответного сигнала которого соединен с выходом второго элементаИ-НЕ и вторым входом третьего элемента И-НЕ, третий вход которого соединен с выходом четвертого элементаИ-НЕ и выходом ответного сигнала блока, первый вход четвертого элементаИ-НЕ соединен с вторыми входами первых элементов И и И-НЕ, с входом записи/чтения блока и входом четвертого элемента НЕ, выход которого соединен с первым входом третьегоэлемента ИЛИ-НЕ, с первым входомчетвертого элемента И и первым входом четвертого элемента ИЛИ-НК, выходкоторого соединен с третьим входомпервого элемента ИЛИ, четвертыйвход которого соединен с входом управления записью блока, вход записи/чтения которого соединен с первым входом пятого элемента И-НЕ, выходкоторого соединен с первым установочным входом триггера, второй установочный вход которого соединен с вы-. ходом пятого элемента ИЛИ-НЕ, первый вход которого соединен с выходом третьего элемента ИЛИ-НЕ и вторым входом второго элемента ИЛИ-НЕ, третий вход которого соединен с входом разрешения прохождения данных блока, второй вход четвертого эле" мента И-НЕ соединен с входом разрешения прохождения данных блока, третий вход четвертого элемента И-НЕ - с входом выборки блока и входом второго элемента задержки, выход которого соединен с вторым входом третьего элемента ИЛИ-НК, вход управления записью блока соединен с вторым входом четвертого элемента ИЛИ-НЕ, вторым входом второго элемента И-НЕ и вторым входом второго элемента И, третий вход которого соединен с треть. им входом первого элемента И-НЕ и выходом пятого элемента НЕ, вход которого соединен с входом сопровождения данных блока и третьим входом четвертого элемента ИЛИ-НЕ, четвертый вход которого соединен с выходами шестого элемента НЕ и вторым входом элемента И-НЕ, вход сопровождения данных блока соединен с вторым входом третьего элемента И, вторым входом пятого элемента ИЛИ-НЕ и вторым входом четвертого элемента И, выход которого соединен с первым входом второго эле. мента ИЛИ, выход которого соединен 28108 18 с входом третьего элемента задержки ипервым входом третьего элемета ИЛИ,выход которого соединен с первымвходом третьего переключающего элемента, второй вход которого соеди"нен с выходом третьего элемента задержки и вторым входом третьего элемента ИЛИ, вход записи блока соединен с вторым входом первого .элемента 0ИЛИ-НЕ причем выход первого элеменУта И соединен с вторым входом второго элемента ИЛИ, вход записи блокасоединен с входом шестого элемента НЕ.4. Система по п.1, о т л и ч а -ю щ а я с я тем, что блок асинхронного приема-передачи контролируемогоустройства содержит три триггера,элемент И, семь элементов И-НЕ, тримагистральных элемента, пять элементов НЕ, четыре элемента задержки,четыре элемента ИЛИ, четыре элемента ИЛИ-НЕ, причем вход-выход направления передачи блока соединен с входом-выходом первого магистрального 25 переключающего элемента, первый входкоторого соединен с выходом первогоэлемента задержки и первым входомпервого элемента И-НЕ, выход которогосоединен с вторым входом первого магистрального элемента, Вход-выходнаправления передачи блока соединенс входом-выходом второго магистрального элемента, первый вход которогосоединен с выходом второго элементаИ-НЕ и первым входом первого элемента 35 ИЛИ-НЕ, выход которого соединен с первым входом первого элемента ИЛИ выход которого соединен с первым установочным входом первого триггера,единичный выход которого соединен свыходом служебного сигнала сопровождения блока с выходом первого элемента НЕ, вход которого соединен спервым входом второго элемента ИЛИ,выход которого соединен с первым вхо дом второго триггера, единичный выходкоторого соединен с выходом служебного сигнала сопровождения блока, второй вход второго магистрального элемента соединен с выходом третьего элемента И-НЕ и выходом служебногосигнала сопровождения блока, первыйвход третьего элемента И-НЕ - с входом разрешения приема данных блока,выход "Выдан адрес" которого соединенс выходом третьего магистральногоэлемента, первый вход которого соединен с выходом второго элемента НЕ,вход которого соединен с входом вто19 12281 рого элемента задержки и входом управ.пения записью блока, вход записи/чтения которого соединен с первыми входами четвертого элемента И-НЕ, второго элемента ИЛИ-НЕ и пятого элементаИ-НЕ, выход которого соединен с вторым входом второго триггера, нулевоивыход которого соединен с входом задержки третьего элемента задержки,выход которого соединен с вторым входом третьего магистрального элемента,стробирующий вход блока соединен спервым входом первого элемента И, выход которого соединен с вторым входомпервого триггера, второй выход которо.го соединен с входом первого элементазадержки, вход режима блока соединенс входом четвертого элемента задержки, выход которого соединен с вторымвходом первого элемента ИЛИ-НЕ ипервым входом третьего элемента ИЛИНЕ, вых од которого соединен с вторым входом первого элемента ИЛИ,вход разрешения приема данных блокасоединен с первым входом шестого эле- дмента И-НЕ, выход которого соединенс первым входом второго элементаИ-НЕ, второй вход которого соединенс выходом третьего элемента ИЛИ, пер.вый вход которого соединен с входомразрешения приема данных блока, входуправления записью которого соединенс вторым входом шестого элементаИ-НЕ, третий вход которого соединенс входом режима блока, вход разреше 35ния приема данных которого соединенс вторым входом третьего элемента 08 20И-НЕ, вход выборки блока - с первым входом седьмого элемента И-НЕ и вторым входом второго элемента ИЛИ-НЕ, выход которого соединен с первым входом третьего триггера, выход которого соединен с вторым входом второго элемента ИЛИ, третий вход которого соединен с адресным входом блока и первым входом четвертого элемента ИЛИ, выход которого соединен с вторым входом первого элемента И, адресный вход блока - с вторыми входами третьего и четвертого элементов ИЛИ, с входом третьего элемента НЕ и первым входом четвертого элемента ИЛИ-НЕ, выход которого соединен с вторым установочным входом третьего триггера, вход выборки блока - с третьим входом первого элемента ИЛИ-НЕ, вторым входом пятого элемен" та И-НЕ и входом четвертого элемента НЕ, выход которого соединен с вторым входом четвертого элемента ИЛИ-НЕ, вход пятого элемента НЕ соединен с входом-выходом направления передачи блока, а выход - с четвертым входом шестого элемента И-НЕ, второй вход первого элемента И-НЕ соединен с входом-выходом направления передачи блока и вторым входом четвертого элемента И-НЕ, выход которого соединен с третьим установочным входом первого триггера, выход седьмого элементаИ-НЕ соединенс вторым входом третьего элемента ИЛИ-НЕ,Ф выход третьего элемента НЕ с вторым входом седьмого элемента И-НЕ.1228108 Составитель И.Хаэова Техред И,Попович Корректор М. Самборская Редактор Ю,Середа Тираж 671 Подписное ВИИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д.4/51 12281Изобретение относится к вычислительной технике и может быть использовано в системах автоматическогоконтроля блоков и устройств дискретного действия при их производстве иэксплуатации.Цель изобретения - увеличение полноты контроля.На фиг. 1 изображена структурнаясхема предлагаемой системы; на фиг 2 10схема блока асинхронного приема-передачи ЭВМ; на фиг. 3 - схема блокаасинхронного приема-передачи контролируемого устройства; на фиг. 4 -схема блока управления; на фиг. 5 -схема блока останова по адресу; нафиг, ба - бг - блок-схема алгоритмапроцедуры контроля блокнотной памяти.контролируемого устройства; нафиг. 7 - блок-схема алгоритма процедуры контроля регистров внешних устройств контролируемого устройства;на фиг. 8 а - 8 в - блок-схема алгоритма процедуры контроля выполненияпрограммы с замещением постоянного 25запоминающего устройства (ПЗУ),Система содержит устройство 1 выработки тестовых воздействий и анализа реакции (в качестве которогоможет быть использована ЭВМ "Электроника" НЦОЗД), информационную шину 2(шина тестовых сигналов), блоки 3и 4 магистральных элементов, блок 5прерывания, блок 6 регистров, регистр7 режимов, блок 8 останова по адресу,блок 9 модификации адреса, селектор3510 адреса, дешифратор 11 команд,блок 12 асинхронного приема-передачи ЭВМ, блок 13 асинхронного приема"передачи контролируемого устройства,40блок 14 управления, шины 15 данных,управления 16 и адреса 17 контролируемого устройства, выход 18 управляющих сигналов, вход-выход 19 направления передачи, выход 20 "Выдан45адрес", выход 21 номера контролируемого устройства, выход 22 режима,вход-выход 23, вход 24 прерывания,выход 25, адресную шину 26, выход 27блока 14 выход 28 дешифратора 11,50выход 29 селектора 10, выходы ЗО и 31блоков 14 и 12 соответственно.Блок 12 асинхронного приема-передачи ЭВМ (фиг.2) содержит триггер 32,элементы ИЛИ 33-35, элементы ИЛИ-НЕ36-40, магистральные элементы 41-44,5элементы 45-47 задержки, элементыИ-НЕ 48-52, элементы И 53-56, элементы НЕ 57-62. 08 2Блок 13 асинхронного приема-пе 1 В- дачи контролируемого устройства (фиг.З) содержит триггеры 63-65, элемент И 66, элементы И-НЕ 67"73, магистральные элементы 74-76, элементы НЕ 77-81, элементы 82-85 задержки, элементы ИЛИ 86-89, элементы ИЛИ-НЕ 90-93.Блок 14 управления (фиг.4) содержит триггер 94, элементы И 95"100 элементы И-НЕ 101-103, элементы ИЛИ 104 и 105, элементы ИЛИ-НЕ 106-112, элементы НЕ 113-120, магистральный элемент 121, элемент 122 задержки.Блок 8 останова по адресу содержит регистр 123, схему 124 сравнения, первый элемент И 125, второй элемент И 126, элемент 127 задержки.На фиг. ба-г, 7 и 8 а-в позициями 128-221 обозначены команды, выполняемые ЭВМ в соответствии с алгорит мом.Система работает следующим образом. Контролируемое устройство (программируемый контроллер), являясь универсальным вычислительным блоком, специализируется на программном уровне, причем системные программы размещаются. в постоянном запоминающем устройстве (ПЗУ), что исключает операции ввода-вывода программ и упрощает эксплуатацию, Экономические соображения заставляют разработчика избегать какой-либо аппаратной избыточности, а условия эксплуатации определяют максимально простые и надежные конструктивные решения.Перечисленные особенности ставят перед разработчиком проблему контроля, а перед пользователями - проблему отладки рабочих программ для кон" кретной системы управления на базе микропроцессорного контроллера, поскольку сам контроллер не имеет для этого практически никаких средств.Одним из возможных решений этой проблемы является применение программных кросс-систем на больших ЭВМ. Однако такой путь имеет ряд недостатков. Прежде всего, не всякий пользователь имеет свободный доступ к большим ЭВМ и в большинстве. случаев его квалификации недостаточно для их эффективного использования. Кроме того пользователя интересует конечный результат, т.е. отлаженная система, а не только системные программы.3 1Другой возможный подход заключается в полном натурном моделировании системы, а ПЗУ программируемого конт. роллера моделируется с помощью универсальной микро-ЭВМ. Натурное моделирование системы обеспечивает полноту отладки.Такая система должна обеспечивать: возможность подключения контролируемого устройства к магистрали ЭВМ; переадресацию команд контроллера в отведенные подсистемные программы (т.езамещающую ПЗУ) область запоминающего устройства (ЗУ) микро- ЭВМ, доступ к системным регистрам блокнотной памяти и внешней магистрали контроллера со стороны процессора микро-ЭВМВ системе контролируемое устройст. во подключается к магистрали ЭВМ 1, как второй процессор с номером, поступающим по группе входов 21. Такое включение позволяет контролируемому устройству адресоваться к оперативному запоминающему устройству (ОЗУ) ЭВМ 1, как к памяти программ при отключенном собственном ПЗУ независимо от основного процессора ЭВМ 1. Отличие заключается в том, что при обра" щении со стороны контролируемого . устройства в ОЗУ ЭВМ 1 блок переадресации системы обеспечивает увеличение на 1 седьмого разряда адреса, так что нулевой ячейке ПЗУ контроли-. руемого устройства соответствует ячейка ОЗУ ЭВМ 1 с номером 000400 О. Модификация защищает нулевую страницу ОЗУ ЭВМ 1, поскольку математическое обеспечение ЭВМ 1 предполагает хранение в ней векторов системных прерываний и определяет верхнюю границу области памяти, отведенной под отлаживаемые программы контролируемого объекта.При выполнении процедуры контроля эа выполнение команд контролируемого устройства в ЭВМ 1 формируется адрес регистра режима (166167 а) на шине 2 тестовых сигналов задается код, равный нулю, и передается в 11 и 15 разрядах задается режим "Запись", Сигнал, "Выдан адрес". В селекторе 10 адреса формируется признак обращения к регистру 7 режимов, по которому в дешифратор 11 команд устанавливает первый разряд регистра 7 режима в "1". который устанавливается при нулевых сигналах в 11 и 15 разрядах информации. На втором вьмоде регистра 7 ре 228108 4жима появляется сигнал "Пуск", запускающий микропроцессор контролируемого устройства. Одновременно в блокеуправления срабатьвают элемент ИЛИ-НЕ110 и элемент 122 задержки, формируясигнал, по которому в блоке асинхронного приема-передачи ЭВМ на первыйвход второго магистрального переключающего элемента 42 (фиг.2) через эле 10 мент И 55 поступает сигнал уровнялогического нуля, формируя ответныйсигнал "Приняты данные".В контролируемом устройстве посигналу "Пуск" формируется нулевой5 адрес ячейки ПЗУ и сигнал "ВыборкаПЗУ". В этом режиме информация изПЗУ в контролируемом устройстве несчитывается, а вместо ПЗУ информациясчитьвается из памяти ЭВМ 1.Адрес по группе входов 17 поступает в блок 9, где выполняется прибавление 1 в 7-й разряд адреса, а модифицированный адрес заносится на регистр, одновременно в блоке 5 пре 25 рьвания формируется сигнал "Прерыва 11ние , по которому ЭВМзаканчиваетвыполнение текущей команды и формирует сигнал "Разрешение прерывания".По этому сигналу блока 5 прерывания в блоке 14 управления (фиг.4)по цепи элементов НЕ 117 и ИЛИ 104сигнал, разрешающий прохождение адреса через второй блок 8 магистраль,ных элементов и формирующий черезэлемент 45 задержки блока 12 синх 35ронного приема-передачи ЭВМ (фиг.2)разрешение на магистральный элемент44, на первый вход которого поступает уровень логического нуля, выраба 40тьвая сигнал "Выдан адрес" который. Эопределяет наличие достоверного адреса на магистрали 26. Одновременнов блоке 14 управления на магистральном элементе 121 формируется режим45"Чтение" (уровень логической "1")В ОЗУ ЭВМ 1 по модифицированному адресу, поступающему по группе.входов 26 считывается информация,сопровождаемая сигналом Выданы данные" по шине 23, по которому в бло ке 13 асинхронного обмена контролируемого устройства возбуждаются элемент 85 задержки, элементы ИЛИ-НЕ 92и ИЛИ 86, устанавливающие триггер63 в "1", формируя сигнал разрешения 55 на прохождение информации в первыйблок 3 магистральных элементов,. апо цепи 82 задержки, элемент И-НЕ 67и магистральный элемент 74 - сигнал"Выданы данные" для контролируемогоустройства. Контролируемое устройство после приема команды вырабатываетсигнал "Приняты данные", по которомусбрасывается сигнал "Выданы данные"по цепочке И-НЕ 67 и магистральныйэлемент 74, одновременно в блокеасинхронного приема-передачи ЭВМ формируется по цепи элемент 46 задержки, 1 Оэлементы НЕ 60, ИЛИ-НЕ 38 и ИЛИ-НЕ40, устанавливая триггер 32 в "1".Благодаря чему по цепи И 55 и ИЛИ-НЕ37, магистральный элемент 42 вырабатывается сигнал "Приняты данные" ЭВМ 15сбрасывает сигнал "Выданы данные" иформирует сигнал "Принят адрес" 31,по которому сбрасывается сигнал "Выдан адрес" и акт обмена по магистрали заканчивается. 20При приеме команды в контролируемом устройстве формируется сигнал"Команда выдана" по которому в блоке 6 на регистр, заноситсякоманда.Регистр команд доступен по чтению.При обращении к нему ЭВМ.1 формирует адрес 166125, поступающий по группе входов-выходов 26, уровень логической "1" по шине 25, определяющий режим "Чтение" и сигнал по шине 23 "Вы дан адрес".В селекторе 10 адреса формируетсяпризнак обращения к регистрам, покоторому в дешифраторе команд при наличии перечисленных сигналов, вырабатывается сигнал разрешения напрохождение информации, в блоке 14 управления на элементе И-НЕ 102 формируется разрешение на прохождение .информации через первый блок 3 ма 40 гистральных элементов, в блоке асинхронного приема-передачи ЭВМ на элементах ИЛИ-НЕ 36 и магистральном элементе 41, формируется сигнал "Выданы данные", по которому информация при 45нимается в ЭВМ 1. После приема информации ЭВМ 1 формирует сигнал "Приняты данные", вырабатывающий по цепочке И 53, ИЛИ 34 и ИЛИ 35, элемент 47 за" держки и магистральный элемент 43 сиг 50 нал "Принят адрес" и устанавливающий уровень логической "1" на шине 23. Затем ЭВМ сравнивает, принятую информацию с эталоннойосуществляя таким образом контроль за правильным прие ыом команд.В процессе выполнения программы контролируемое устройство использует свою память с произвольным доступом в режиме блокнотной памяти. В блокнотной памяти хранятся промежуточные результаты, константы и установки, заносимые с системного пульта, системные данные при обращении к подпрограммам. При откладке программы доступ к системным константам и промежуточным результатам чрезвычайно важен.При выполнении процедуры контроля . блокнотной памяти контролируемого устройства в ЭВМ формируется адрес, старшие 8 разрядов которого равны 176 8, а младшие определяют номер ячейки блокнотной памяти, на линии 62 задается режим запись (уровень логического нуля) по соответствующей линии шины 25 вырабатывается сигнал "Выдан адрес", а по линии шины 23 - сигнал "Выданы данные".В селекторе 1 О адреса формируется . признак обращения к блокнотной памяти, по которому в блоке 14 управления (фиг.4) на элементах НЕ 115, И 100, ИЛИ 105 и ИЛИ-НЕ 106 формируются уп" равляющие сигналы для определения режима записи в блокнотную память.Одновременно в блоке 12 асинхрон" ного приема-передачи контролируемого устройства через элемент ИЛИ 87 устанавливается в "1" триггер 64, формируя сигнал, разрешающий прохождение 8-ми разрядов адреса через второй блок 8 магистральных элементов, а через элемент 84 задержки и магистральный элемент 76 - сигнал "Выдан адрес". Разрешение на прохождение этого сигнала формируется на элементах ИЛИ-НЕ 108, И 97, И-НЕ 103 и И 98 блока 14 управления (фиг.4).В контролируемом устройстве после приема адреса вырабатывается сигнал "Принят адрес", по которому в блоке асинхронного приема-передачи контролируемого устройства устанавливается в "0" триггер 64, блокируя передачу адреса в контролируемое устройство и сбрасывая сигнал "Выдан адрес" (устанавливается уровень логической "1"). Одновременно по сигналу "Принят адрес" возбуждаются элементы ИЛИ-НЕ 90 и ИЛИ 86, устанавливая триггер 63 в "1", формирующий сигнал, разрешающий прохождение через первый блок 3 магистральных элементов.7 1Через 200 нс на элементе 82 задержки, элементе И-НЕ 67 и магистральном элементе 74 формируется сигнал "Выданы данные".Контролируемое устройство после приема данных вырабатывает сигнал Н ИПриняты данные , по которому в блоке асинхронного приема-передачи ЭВМ возбуждается элемент ИЛИ-НЕ 37, разрешая формирование сигнала лПриняты данные", а по цепи ИЛИ-НЕ 40 устанавливается в "1" триггер 32, формируя по цепи элемент И 55, магистральный элемент 42 сигнал, по которому в ЭВМ заканчивается цикл обмена.При выполнении режима "Чтение" из блокнотной памяти, на линии шины 25 задается режим чтение (уровень логической единицы),а полинин шины 23 вырабатывается сигнал "Выдан ад 11рес . Передача адреса в контролируемом устройстве выполняется также, как в режиме "Запись", причем по линии 18 передается уровень логического нуля, определяющий режим чтения.В контролируемом устройстве после приема адреса формируется сигнал "Принят адрес", формируется информация, считанная из блокнотной памяти, и сигнал Выданы данные", сопровожда. ющий информацию. В блоке 12 асинхрон. ного приема-передачи ЭВМ (фиг.2) возбуждаются элементы ИЛИ-НЕ 39, . ИЛИ 33 и ИЛИ-НЕ 36, формируя сигнал "Выданы данные". Одновременно в блоке 14 управления (фиг.4) по цепи элементов И-НЕ 101, ИЛИ-НЕ 112, ИЛИ-НЕ 111, НЕ 119, И-НЕ 102 формируется разрешение на прохождение информации через первый блок 3 магистральных элементов.После приема данных ЭВМ формирует сигнал "Приняты данные", по которому в блоках 12 и 13 возбуждаются элемен. ты И-НЕ 48, ИЛИ 88 и И-НЕ 68 и магистральный элемент 75, формируя сигнал Приняты данные , сбрасывающий сигнал "Выданы данные"Кроме обращения к ячейкам блокнотной памяти система позволяет осуществить доступ к внешней магистрали контролируемого устройства, т.е. к регистрам отлаживаемой системы, а через них к датчикам и испольнитель ным механизмам.Организация обмена такая же, как и при обращении к блокнотной памяти. Признаком обращения к внешним регист. 228108 8рам является наличие кода 176, в3-х старших разрядах адреса и "1" в7-м разряде адреса, при этом возбуждается элемент И 99 в блоке 14 управления (фиг.4) и формируется признакобращения к внешним регистрам.Для управления вычислительным процессом контролируемого устройства всистему введены регистры управления,адресуемые на магистрали независимоот системных регистров контролируемого объекта. К ним относятся: регистррежима работы контролируемого устройства; регистр останова по адресу;Регистр команд; регистр промежуточного хранения данных и адреса.Регистр режима двухразрядный. Приобращении к нему информация передается в 11 и 15-м разрядах машинного20 слова. Функциональное значение разрядов следующее. При записи О в обаразряда система производит пуск конт"ролируемого устройства в автоматическом режиме выполнения программы. Про цедура пуска была описана вьппе.При записи комбинации 01 происходит пуск контролируемого устройствав шаговом режиме, т.е. команда закомандой с остановом после выполнениякаждой. Процедура записи информациив регистр режима аналогична вьппе описанной.При записи комбинации 11 происходит останов контролируемого устройст-ва, если он выполняет программу вавтоматическом режиме. Запись по адресу выполняется аналогично вышеописанному. При передаче адреса 1661638в селекторе адреса срабатывает схемасравнения и два элемента И, формируя 40признак обращения к регистру режима.При занесении в блок останова поадресу адреса останова каждый раэ присовпадении текущего адреса командыконтролируемого устройства с заданным происходит его останов. Запись3информации в блок останова выполняется аналогично записи в регистр режима. Адрес регистра останова по адресу задается первый 166127 п .50 При выполнении программы контролируемым устройством текущий адрес пос. тупает на блок 15, в момент совпадения текущего адреса с заданным числом формируется сигнал по шине "Останов". При отсутствии совпадения останова по адресу не происходит, а вырабатывается одиночный импульс иавыходе для синхронизации осциллографа,Регистр промежуточного храненияданных и адреса (блок 6) доступенпо чтению, Он дублирует соответствующие регистры контролируемого устройся.ва и позволяет ЭВМ контролироватьсодержимое этих регистров в процессевыполнения программы, например вшаговом режиме. Если при выполнениипрограммы осуществляется запись илисчитывание в блокнотную память иливнешние регистры, то формируется сигнал "Выданы данные" из контролируе-мого устройства.При обращении к регистру промежуточного хранения ЭВМ 1 формируетадрес, равный 166123 и сигналы"Выдан адрес" и "Чтение".Одновременно в блоке 2 асинхронного приема-передачи ЭВМ (фиг.2) наэлементах ИЛИ 33 и ИЛИ-НЕ .36 и ма"гистральном элементе 41 формируетсясигнал "Выданы данные", по которомуинформация принимается в ЭВМ 1. После приема информации ЭВМ 1 вырабатывает сигнал Приняты данные", по которому в блоке асинхронного приемапередачи ЭВМ по цепи элементов И 53,ИЛИ 34 и ИЛИ 35 элемента 47 задержки и магистрального элемента 43 формируется сигнал "Принят адрес", покоторому в ЭВМ 1 сбрасьвается сигналВыдан адрес", заканчивая обмен. При выполнении процедуры контроля содержимого ПЗУ в ЭВМ 1 формируется адрес ячейки ПЗУ контролируемого устройства, причем код трех старших разрядов адреса является признаком обращения к ПЗУ и равен 110 Адрес сопровождается сигналом квитиро 11 11 вания и задается режим ЧтениеВ селекторе адреса по сигналу "Выдан адрес" формируется сигнал, по которому в блоке 14 управления (йиг.4) формируется элементом ИЛИ 105 сигнал,.определяющий режим контроля для контролируемого устройства. Одновременно по цепи ИЛИ-НЕ 108, И 97 и И-НЕ 103, И 98 и элемент 83 задержки ИЛИ 87 (фиг.3) устанавливается триггер 64, формируя сигнал, разрешающий трансляцию адреса ячейки ПЗУ в контролируемое устройство, а через элемент 84 задержки в магистральном элементе 76 формируется сигнал, сопровождающий адрес в контролируемое устройство. 2810810Контролируемое устройство послеприема адреса передает сигнал, по ко"торому в блоке 13 асинхронного приема-передачи контролируемого объекта(фиг.3) по цепи элементы ИЛИ-НЕ 90и ИЛИ 86 устанавливается в "1" триггер 63, формируя сигнал, разрешающийпрохождение информации из контролируемого устройства в ЗВМ, а на шину 151 О данных информацию, сопровождаемую сигналом "Выданы данные".По этому сигналу в блоке 12 асинхронного приема-передачи ЭВМ (фиг.2)возбуждаются элементы И 54, НЕ 5915 и И-НЕ 50, формируя управляющий сигнал на магистральный элемент 41. Од". новременно по цепи ИЛИ-НЕ 39, ИЛИ 33и ИЛИ-НЕ 36, магистральный элемент 41формирует сигнал, по которому из ЭВМ20 после приема информации вырабатывается сигнал "Приняты данные", В данном случае выполняется фиктивный обмен данными, так как на регистре адреса ЭВМ установлен адрес внешнего уст 1 Ройства, а не ОЗУ.Сигнал "Приняты данные" возбужда"ет в блоке 14 управления (фиг.4)элемент ИЛИ-НЕ 109, формируя импульс,устанавливающий в "1" триггер 94, задавая режим "Запись" на выходе ма-30гистрального элемента 121, а черезблок 5 прерывания формирует сигнал"Прерьв ание",Получив из ЭВМ 1 сигнал "Принятыданные" блок асинхронного приема-пе 35 редачи ЗВМ (фиг2) формирует по цепи И 53, ИЛИ 34, элемент 47 задержки,элемент ИЛИ 35 и магистральный элемент 43 сигнал "Принят адрес", по которому в блоке 5 прерывания устанавО ливается в триггер при наличиисигнала, разрешающего прерьвание. Вблоке 9 формируется адрес ячейки ОЗУЭВМ 1 следующим образом. К адресу,поступающему иэ контролируемого уст 45 ройства, добавляется "1". Переадреса"ция необходима, так как в первойячейке памяти ЭВМ хранится информация,обеспечивающая работу ЭВМс контролируемым объектом. ЗВМ по сигналуо "Принят адрес" сбрасьвает сигналы"Выдан адрес" и "Выданы данные", заканчивая акт обмена по магистрали.После завершения акта обмена помагистрали в блоке асинхронного прие"5 ма-передачи ЗВМ формируется по цепиНЕ 58, элемент задержки 45 и магистральный элемент 44, сигнал "Выданадрес", по цепи И-НЕ 49 и И-НЕ 501 О 5 20 50 55 11 12формируется сигнал, разрешающий работу магистрального элемента 41, а поцепи И 54, ИЛИ 33 и ИЛИ-НЕ 36 магистральный элемент 41 формирует сигнал"Выданы данные". ЭВМ записывает информацию в ячейку памяти, по адресу,передаваемому по магистрали 17, и вырабатывает сигнал 29, по которому.в блоке 13 асинхронного приема-передачи контролируемого устройства(фиг.3) на элементе И-НЕ 69 формируется сигнал, разрешающий работу магистрального элемента 75, а по цепиИ-. НЕ 72 и И-НЕ 68, магистральный элемент 75 вырабатьвает сигнал "Конецприема данных" (КПД) в контролируемоеустройство, в котором сигнал "Конецвыдачи данных" сбрасывается, сбрасывая сигнал КПД. По заднему фронтусигнал КПД устанавливается в "О"триггер 94.В блоке асинхронного приема-передачи ЭВМ по цепи элементов И 54,.ИЛИ 33 и ИЛИ-НЕ 36 и магистральногоэлемента 41 сбрасьвается сигнал "Выданы данные",Затем в ЭВМ 1 сбрасываются сигналы "Приняты данные" и "Принят адрес",По сигналу "Принят адрес" устанавливается в "О" триггер в блоке 5 прерывания 5, а на выходе магистрального элемента 44 сбрасывается сигнал "Выдан адрес" (уровень логической "1")ЭВМ 1 после приема информационного слова из контролируемого устройст.ва сравнивает его с эталонным кодоми при наличии правильной информациипереходит к считьванию следующейячейки ПЗУ контролируемого устройства, при отсутствии правильной информации фиксирует "Отказ". формула изобретения. 1. Система для контроля микропроцессорных устройств, содержащая устройство выработки тестовых воздействий и анализа реакции, блок управления, первый блок магистральных элементов, первая группа выходов которого соединена с входной информационной шиной, устройство выработки тестовых воздействий и анализа реализации, блок асинхронного приема-передачи электронно-вычислительной машины (ЭВМ), вход-выход режима которого подключен к входу-выходу служебных сигналов сопровождения устройства 28108 12 выработки тестовых воздействий и анализа реакциии, о т л и ч а ю щ ая с я тем, что, с целью увеличения полноты контроля, она содержит второй блок магистральных элементов,блок модификации адреса, селектор адреса, дешифратор команд, блок асинхронного приема-передачи контролируемого устройства, блок останова по адресу, блок регистров, причем адресная шина контролируемого устройстваподключена к первой группе информационных входов-выходов второго блокамагистральных элементов, группе информационных входов блока модификации адреса, первой группе информационных входов блока регистров, адресная шина устройства выработки тестовых воздействий и анализа реакции подключена к второй группе информационных входов-выходов второго блока магистральных элементов, первой группе информационных входов селектора адреса, первой группе входов дешифра тора команд и группе адресных входовблока управления, шина данных контролируемого устройства подключена к первой группе информационных входов первого блока магистральных элементов и второй группе информационных входов блока регистров, шина управления контролируемого устройства подклю чена к входу смещения блока модификации адреса, разрешающим входам блока останова по адресу и блока регистров, З 5 входам выборки блока асинхроннойприема-перецачи ЭВМ и контролируемо" го устройства н блока управления, первым входам запроса блока прерывания, вход-выход служебных сигналов сопровождения устройства выработки тестовых воздействий и анализа реакцнн подключен к входам-выходам режима блоков асинхронной приема-передачи ЭВМ и контролируемого устройства,45 блока управления, второму входу зап" росов блока прерьвания и управляющему входу селектора адреса, вторая группа информационных входов которого является входом задания номераконтролируемого устройства. системы,а выход соединен с второй группойвходов дешифратора команд, адреснымвходом блока асинхронного приема-передачи контролируемого устройства и первым входом разрешения режима записи блока управления, шина направления передачи контролируемого устройс 1 ва подключена к входам сопровожденияданных асинхронного приема-передачи ЭВМ, входу-выходу направления пере" дачи блока асинхронного приема"передачи контролируемого устройства, стробирующим входам блока останова по адресу, блока регистров и вторым входом разрешения записи блока управления, выход управления записью которого соединен с управляющими входами первого и второго блоков .магистральных элементов и входами управления записью блоков асинхронного приема-передачи ЭВМ и контролируемого устройства, третьим входом запросов блока прерывания и вторым разрядным входом регистра режимов, выход служебного сигнала сопровождения блока асинхронного приема-передачи контролируемого устройства соединен со стробирующими входами первого и второго блоков магистральных элементов и входом разрешения прохождения данных блока асинхронного приема-передачи ЭВМ, выход блока модификации адреса - с третьей группой информационных входов второго блока магистральных элементов и входомтекущего адреса блока останова по адресу, вход заданного адреса которого соединен с вторым вьмодом первого блока магистральных элементов, группа выходов дешифратора команд соединена с третьим разрядным входом регистра режимов, входами записи блока остано.ва по адресу и блока регистров блока асинхронного приема-передачи ЭВМ и1блока управления, выход Записьчтение" устройства вычисления тестовых воздействий и анализа реакции соединен с четвертым входом запросов блока прерывания входами-выходами запись /чтение блока асинхронного приема-передачи ЗВМ, контролируемого устройст.ва блока управления и третьей группой входов дешифратора команд, второй выход блока прерываний соединен со стробирующими входами блоков асинхронного приема-передачи ЭВМ и контролируемого устройства и блока управления, выход управляющих сигналов которого и выход регистра режима соединены с входной шиной управления контролируемого устройства, первый выход первого блока магистральных элементов соединен четвертым разрядным входом регистра режима, пятый разрядный вход которого соединен с выходом блока останова по адресу, выход ответного сигнала бло 28108 14ка асинхронного приема-передачи ЭВМсоединен с входом "Строб адреса" блока управления и входом разрешенияприема данных блока асинхронного приема-передачи контролируемого устройства, выход "Выдан адрес" которого соединен с входом сопровожденияадреса контролируемого устройства.2. Система по п.1, о т л и ч а - 10 ю щ а я с я тем, что блок управления содержит, шесть элементов И триэлемента И-НЕ, два элемента ИЛИ,семь элементов ИЛИ-НЕ, восемь элементов НЕ, магистральный элемент, эле мент задержки и триггер, причем входвыход записи/чтения блока соединен свходом-выходом магистрального элемен"та, с первыми входами первого элемента ИЛИ-НЕ, первого элемента И-НЕ, 2 О второго элемента ИЛИ-НЕ и первогоэлемента И, выход которого соединен спервым входом третьего элемента ИЛИНЕ, выходом управления записью блокаи первым входом второго элемента 25 И-НЕ, выход которого соединенс выходом управления записью блока, соединенным с выходом второго элементаИ, первый вход которого соединен свходом выборки блока, выход управле- ЗОния записью которого соединен с выходом четвертого элемента ИЛИ-НЕ ипервым установочным входом триггера,единичный выход которого соединен свыходом управления записью, соединенным также с выходом первого элемента задержки, вход которого соединен с выходом пятого элементаИЛИ-НЕ и входом первого элемента НЕ,выход которого соединен с вторым входом третьего элемента ИЛИ-НЕ, выходкоторого соединен с первым входомтретьего элемента И, выход которогосоединен с первым входом третьегоэлемента И-НЕ, выход которого соединен с первым входом четвертого элемен 5 та И, выход которого соединен с вторым входом второго. элемента Ии свыходом управления записью блока ивыходом первого элемента ИЛИ, первыйвход которого соединен с входом 5 О "Строб-адреса" блока, выход управляющих сигналов которого соединен с выходом второго элемента ИЛИ третьимвходом третьего элемента ИЛИ-НЕ, четвертый вход которого соединен с вхо-дом записи блока и вторым, третьимвходами второго элемента И-НЕ соединенным входом второго элемента НЕ,выход которого соединен с вторым вхо16 108 15 1228 дом третьего элемента И, выход управления сигналов блока соединен с выходом пятого элемента И, первый вход которого соединен с первым входом шестого элемента И и первым входом5 группы адресных входов блока, выход управляющих сигналов которого соединен с выходом шестого элемента И, второй вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с вторым входом группы адресных входов блока и вторым входом пятого элемента И, третий вход которого соединен с входом разрешения режима записи блока, вторым входом .первого элемента И-НЕ, третьим входом шестого элемента И и первым входом второго элемента ИЛИ, второй вход которого соединен с входом разрешения режима записи блока и входом четвертого элемента НЕ, выход которого соединен с первым входом четвертого элемента ИЛИ-НЕ, второй вход которого соединен с входом режима блока, выход управляющих сигналов которого соединен с выходом первого элемента ИЛИ-НЕ, второй вход которого соединен с входом "Строб адреса" блока, второй вход разрешения режима записи которого соединен с вторым установочным входом триггера, нулевой выход которого соединен с первым входом магистрального элемента, второй вход которого соединен со стробирующим входом блока и входом пятого элемента НЕ, выход которого соединен с вто. рыми входами первого элемента ИЛИ и третьего элемента И-НЕ, вход режима блока соединен с входом шестого элемента НЕ, выход которого соединен с вторым входом четвертого элемента И,40 вход "Строб адреса" блока соединен с первым входом шестого элемента ИЛИ-НЕ, выход которого соединен с входом седьмого элемента НЕ, выход которого соединен с четвертым входом45 второго элемента И-НЕ, вход записи блока соединен с вторым входом первого элемента И, входом восьмого эле. мента НЕ, выход которого соединен с вторым входом второго элемента ИЛИ. НЕ, выход которого соединен с первым входом пятого элемента ИЛИ-НЕ, второй вход которого соединен с входом записи блока, вход разрешения режима записи которого соединен с третьим входом четвертого элемента ИЛИ-НЕ и первым входом седьмого элемента ИЛИНЕ, выход которого соединен с вторым входом шестого элемента ИЛИ-НЕ, вход управления записью блока соединен с третьим входом пятого элемента ИЛИНЕ, причем выход первого элемента И-НЕ соединен с вторым входом седьмого элемента ИЛИ-НЕ.3. Система по п,1, о т л и ч а - ю щ а я с я тем, что блок асинхронного приема-передачи ЭВМ содержит триггер, три элемента ИЛИ, пять элементов ИЛИ-НЕ, четыре магистральных элемента, три элемента задержки, пять элементов И-НЕ, четыре элемента И, шесть элементов НЕ, причем вход-выход режима блока соединен с входом-выходом первого магистрального элемента, первый вход которого соединен с выходом первого элемента ИЛИ-НЕ, первый вход которого соединен с выходом первого элемента ИЛИ первый вход которого соединен с входом записи блока, вход-выход режима которого соединен с входом-выходом второго магистрального элемента и входом первого элемента НЕ, выход которого соединен с первыми входами первого элемента И и первого элемента И-НЕ, выход кото" рого соединен с выходом ответного сигнала блока, вход-выход режима которого соединен с входом-выходом третьего магистрального элемента и вторым входом второго элемента НЕ, выход которого соединен с первым входом четвертого магистрального эле. мента и выходом ответного сигнала блока, вход-выход режима которого соединен с входом-выходом четвертого магистрального элемента, второй вход которого соединен с выходом первого элемента задержки, вход которого соединен со стробирующим входом блока, первым входом второго элемента И-НЕ и первым входом второго элемента И, выход которого является выходом ответного сигнала блока и соединен с вторым входом первого элемента ИЛИ и выходом третьего элемента НЕ, выход которого соединен с первым входом третьего элемента И-НЕ, выход которого соединен с вторым входом первого магистрального элемента, выход ответного сигнала блока соединен с единичным выходом триггера, нулевой выход которого соединен с первым входом третьего элемента И, выход которого соединен с первым входом второго магистрального элемента, второй вход, которого соединен .с вы" ходом второго элемента ИЛИ-НЕ, пер