Устройство для приема и обработки избыточных сигналов

(594 С 08 С 19 ъР ф фчфф ПИСАНИЕ ИЗОБРЕТ довая комбинация сразу выдается навыход устройства. В случае обнаружения ошибки производится ее исправление, после чего исправленная кодовая комбинация поступает на выходустройства. Устройство содержит демодулятор 1, блок 2 буферной памяти,пороговый селектор 3, декодер 4,блок 5 регистров, формирователь 6 управляющих сигналов, регистр 7, решщий блок 8, блок 9 сумматоров по м -дулю два, регистр 10, декодер 11,элементы ИЛИ 12, 13, программно-временной блок 14, узел 15 управления,выполненный на триггере 16, регистре7, блоке 18 элементов И, регистре9, элементе 20 задержки, сумматоре21, ключе 22, элементе 23 задержки,вычитателе 24 коммутаторе 25, источнике 26 опорных напряжений, ключах27, 28,пороговом элементе 29, элементе НЕ 30, ключах 31, 32 и триггере 33, и элементы ИЛИ 34, 35,1 э.п.ф,1 ил. аюо ОСУДАРСТВЕННЫЙ КОМИТЕТ СССО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ВТОРСНОМУ СВИДЕТЕЛЬСТ(54)УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБРАБОТКИ ИЗБЫТОЧНЫХ СИГНАЛОВ(57) Изобретение предназначено дляиспользования в системах передачи информации для приема и декодированияв целом составных избыточных сигналов, использующих длинные и сверхдлинные помехоустойчивые коды. Изобретение позволяет повысить быстродействие устройства эа счет тога,что если ошибка в принятой кодовойкомбинации не обнаружена, то эта коя и 1 ц к я .11 Б.у,.ГО,12Изобретение относитсяк электро.связи и может быть использовано всистемах передачи информации дляприема составных сигналов с избыточностью, использующих длинные и сверхдлинные помехоустойчивые коды.Целью изобретения является повышение быстродействия устройства засчет уменьшения среднего времени обработки избыточных сигналов на основе формирования второй комбинациитолько .в случаях обнаружения ошибкив принятом сообщении.На чертеже представлена структурная схема устройства для приемаизбыточной информации,Устройство содержит аналоговыйдемодулятор 1, блок 2 буферной памяти, пороговый селектор 3, декодер 4,исправляющий ошибки, блок 5 регистров, формирователь 6 управляющихсигналов, регистр 7, решающий блок8, блок 9 сумматоров по модулю два,регистр 10, декодер 11, обнаруживающий ошибки, элементы ИЛИ 12 и 13,программно-временной блок 14, узел15 управления, выполненный на триггере 16, регистре 17, блоке 18 элементов И, регистре 19, элементе 20задержки, сумматоре 21, ключе 22,элементе 23 задержки, вычитателе 24,коммутаторе 25, источнике 26 опорных напряжений, ключах 27 и 28,пороговом элементе 29, элементе ЙЕ 30Рключах 31, 32 и триггере 33, элементы ИЛИ 34 и 35.Устройство для приема избыточнойинформации работает следующим образом.Составной сигнал с избыточностьюиз канала связи поступает в аналоговый демодулятор 1, в котором преобразуется в составной аналоговыйсигнал, состоящий из Н элементарныханалоговых сигналов. Этот аналоговый сигнал (аналоговая комбинацияХ) запоминается в блоке 2 памяти и,преобразуясь с помощью пороговогоселектора 3 в двоичную кодовую комбинацию, которая запоминается в регистре 19, через элемент ИЛИ 12 подается в декодер 11, Если в декодере 11 не будет обнаружено, что в комкомбинации У есть ошибки (т.е, онаявляется разрешенной двоичной кодовой комбинацией), комбинация У через элемент ИЛИ 13 выдается на входэлемента ИЛИ 35 и далее на выходустройства, а первый ее двоичный18415 2 сигнал подается в блок 14 и преобразуется в сигнал общего сброса (ос.1 при котором все блоки устройства приводятся в исходное состояние. Пос ле этого устройство готово к обработке следующего входного сигнала.При обнаружении ошибки в У кодовая комбинация подается на вход регистра 7, где запоминается, и на вход декодера 4, который по управ. - ляющему сигналу из блока 14 реали 5 0 зует процесс отождестввления У с блока 18 сигналы не появлян тся. В ближайшей разрешенной двоичной кодовой комбинацией. Указанный уп,равляющий сигнал блока 14 подаетсянепосредственно на входы установкив единицу триггеров 16 и 33, навход элемента 20 задержки, а такжена второй вход. декодера 4. При этомтриггеры 16 и 33 переводятся в единичные состояния, вследствие чегооткрываются ключи 31 и 32. Сформированная в декодере 4 разрешеннаякомбинациязаписывается и храРнится в блоке 5 регистров, а такжечерез открытый в исходном состоянии ключ 31 (так как триггер 16в единичном состоянии и на его выходе присутствует открывающий ключ31 сигнал "1") подается в регистр 17,30Выход каждой ячейки памяти регистра17 соединен с первым входом соответствующего элемента И блока 18, другой вход этого элемента подключен кГ"выходу соответствующей ячейки памяти регистра 19. Следует отметить,что элементы И первыми входами подключены к инверсным выходам ячеекрегистра 17, вторые входы элементовИ подключены к прямым выходам ячеек б регистра 19. Такое подключение приводит к следующему. Пусть в первыхячейках регистров 17 и 19 записаныединичные символы. В этом случае напервый вход соответствующего элемента И назовем его первым) подаетсяс инверсного выхода первой ячейкипамяти регистра 19 сигнал, соответствующий двоичному символу "0"это инвертированный сигнал "1"), Навторой вход элемента И с прямого выхода первой ячейки регистра 19 поступает сигнал, соответствующий двоичному символу "1". Элемент И срабатывает. Следовательно, если симво лы в соответствующих ячейках памятирегистров 17, 19 совпадают, то навыходах соответствующих элементов Ипротивном случае, когда двоичныесимволы в одноименных ячейках памяти,различны, на выходах соответствующих элементов И появляются сигналы. Эти сигналы подаются на входы сумматора 21. Результирующий сигнал .сумматора 21 соответствует величине кратности вектора ошибки Р. Сигнал с выхода сумматора 21 подается навход ключа 22. В это время на выходе элемента 20 задержки появляется управляющий сигнал, который переводит ключ 22 в проводящее состояние, разрешая тем самым поступление результирующего сигнала сумматора 21 навторой вход вычитателя 24. На первыйвход вычитателя 24 подается сигнал, соответствующий величине максимальной кратности Т исправляемых декоде ром 4 ошибок, Этот сигнал формируется на выходе коммутатора 25 из напряжений, формируемых источником 26 опорных напряжений. В вычитателе 24 из сигнала, поступающего на второй вход, вычитается сигнал, поступающий на первый вход. Разностный сигнал подается на вход порогового элемента 29. Если входной сигнал порогового элемента 29 отрицательный, то на его выходе формируется управляющий сигнал, В противном случае управляющий сигнал не фор - мируется. При появлении на выходе порогового элемента 29 управляющего сигнала последний подается на вход открытого в это время ключа 32На . другой вход ключа 32 подается единичный выходной сигнал триггера 33, который приведен в единичное состоя ние тем же сигналом, что и триггер 16. С выхода ключа 32 единичный сигнал подается на вход ключа 28 и открывает его. В это время появляется управляющий сигнал на выходе элемента 23 задержки. Этот сигнал про- ходит через открытый ключ 28 на регистр 17 для считывания из него через элементы ИЛИ 13 и 35 на выход устройства разрешенной кодовой комбинации (ключ 27 при этом закрыт) . Первый двоичный сигнал этой комбинации через элемент ИЛИ 34 подается в блок 14 для формирования сигнала общегб сброса, После этого устройство готово к обработке следующего избыточного сигнала.В случае, когда выходной сигнал порогового элемента 29 является нулевым, на выходе ключа 32 - также нулевой сигнал. Он преобразуется элементом 30 в единичный сигнал, Этот сигнал открывает ключ 27 и пропускает выходной сигнал элемента 23задержки на выход, Выходной сигнал 5ключа 27 подается на соответствующиевходы регистров 17, 19 и обнуляет их.Таким образом, если 1 меньше Тединичный сигнал с выхода порогового элемента 29 подается на вход ключа 28, разрешая считывание из регист.ра 17 через элемент ИЛИ 35 на выходустройства разрешенной кодовой комбинации Т . Если Р больше (или равно)то на выходе порогового элемента 29 управляющий сигнал не формируется, вследствие чего на выходе элемента НЕ 30 формируется сигнал, открывающий ключ 27, разрешая выходному сигналу элемента 23 задержки обнулить регистры 17 и 19. В этомслучае (Р больше или равно Т) сигнал общего сброса не формируется иустройство функционирует так же, как 25и известное.Из блока 2 памяти аналоговые сигналы также считываются в параллельном коде в решающий блок 8, в котором определяется наименьшнйиз аналоговых сигналов. На выходе решающего блока 8 формируется двоичная кодовая комбинация, в которой единичный символ находится в разряде с темже номером, что и наименьший аналоговый символ (сигнал) . Другие разряЗ 5 ды - нулевые. После этого из регистра 7 в блок 9 сумматоров поступаетдвоичная кодовая комбинация Т , аиз блока 8 - комбинация единичноговеса. В блоке 9 сумматоров по моду лю два суммируются (в параллельномкоде) двоичная кодовая комбинацияединичного веса и комбинация У , являющаяся первой комбинацией. В результате суммирования на выходе бло ка 9 формируется вторая двоичнаякомбинация . (ЧДвоичная комбинация 1 запоминается в регистре 10, Комбинация регистра 10 отличается от комбинации 50 регистра 7 в одном разряде, номеркоторого определяется номером единичного разряда в выходной двоичнойкомбинации решающего блока 8. Считываясь из регистра О, комбинация 55 У через элемент ИЛИ 12 подается вдекодер 11, где обрабатывается также, как н первая коМбинация Т , т.еесли она не является разрешеннойв М имеются ошибки), то подаетсяна вход декодера 4. Ь это время вблоке 14 формируется управляющийсигнал, который с выхода блока 14подается на соответствующие входытриггеров 16 и 33 для установкиихв нулевые состояния (при этом ключи31 и 32 закрываются. Выходной сигнал блока 14 подается на второйвход декодера 4 и разрешает исправление ошибок в комбинации 1, . На вы.ходе декодера 4 формируется разрешенная кодовая комбинациякоторая также запоминается в блоке 5 регистров.Из блока 2 памяти по управляющему сигналу из блока 4 в формирователь 6 поступает составной аналоговый сигнал , а из блока 5 в параллельном коде подаются разрешенные двоичные кодовые комбинации 1 иъРВ формирователе 6 определяетсяРкакая из двух разрешенных комбинаций больше соответствует сигналуСтепень соответствия определяется, например, в результате вычисления коэффициентов корреляции с последующим их сравнением. Ближайшая раз решенная кодовая комбинация по управляющему сигналу из формирователя 6 в блок 5 считывается из последнего на выход устройства через элементы ИЛИ 13 и 35. После этого блок 14 формирует сигнал общего сброса и устройство обрабатывает следующий составной сигнал с избыточностью.Техническое преимущество предлагаемого устройства но сравнению с прототипом заключается в том, что вторая комбинация формируется только в случаях, когда хэммингово расстояние между первой комбинацией и соответствующей ей разрешенной комбинацией равно максимальной крат. ности исправляемых декодером 4 ошибок, вследствие чего уменьшается среднее время обработки составного сигнала с избыточностью. Таким образом повышается оперативность доведения сообщений до получателей информации.формула изобретения1. Устройство для приема и обработки избыточных сигналов, содержащее демодулятор и программно-временной блок, первые входы которых объединены и являются входом устрой.ства, выход демодулятора соединеннепос;.едственно с первым входомблока памяти и через пороговый селектор - с первым входом первого элемента ИЛИ, выходы блока памяти соединены с соответствующими первымивходами формирователя управляющихсигналов и решающего блока, выходырешающего блока соединены с соответ.ствующими первыми входами блока сумматоров, выходы которого соединеныс соответствующими первыми входами 5 первого регистра, выход которогосоединен с вторым входом первогоэлемента ИЛИ, выход первого элемен,та ИЛИ соединен с входом первого декодера, первый выход которого соединен с первым входом второго элемента ИЛИ, второйвыход первого декодера соединен с первыми входамивторого декодера и второго регистра,выходы второго регистра соединены ссоответствующими вторыми входами бло.ка сумматоров, выход второго декодера соединен с первым входом блокарегистров, первые, вторые выходы ивторой вход которого соединены соответственно с вторыми, третьими вхо.дами и выходом формирователя управляющих сигналов, третий выход блока регистров соединен с вторым входом второго элемента ИЛИ, первый,второй, третий, четвертый, пятый,шестой, седьмой, восьмой и девятыйвыходы программно-временного блокасоединены соответственно с вторым,третьим входами демодулятора, вторым входом блока памяти, вторым вхо О дом второго декодера, третьим входом.блока регистров, четвертым входомформирователя управляющих сигналов,вторым входом второго регистра, вторым входом решающего блока и вторым 45 входом первого регистра, о т л ич а ю щ е е с я тем, что, с цельюповышения быстродействия устройства,,в него введены узел управления, третий и четвертый элементы ИЛИ, первыйУ о:второй, третий и четвертый входы узла управления подключены соответственно к выходу порогового селектора, выход второго декодера - к десятому и одиннадцатому выходам программно-временного блока, выход узлауправления соединен с первыми входами третьего и четвертого элементовИЛИ, второй вход третьего элемента1218415 Составитель М,НикуленковРедактор И.Рыбченко Техред.Т,ТуликКорректор И.Муска Заказ 1134/58 Тираж 516 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., Д. 4/5Филиал ППП "Патент", г. Ужгород, ул.Проектная, 4 ИЛИ подключен к первому выходу первого декодера, выход третьего элемента соединен с вторым входом программно-временного блока, выход второго элемента ИЛИ соединен с вторым входом четвертого элемента ИЛИ, выход которого является выходом устройства.2. Устройство по п,1, о т л и ч а ю щ е е с я тем, что узел управ ления содержит триггеры, регистры, блок элементов И, сумматор, ключи, элементы задержки,.вычитатель, источник опорных напряжений, коммутатор, пороговый элемент и элемент НЕ, выходы первого и второго триггеров соединены с первыми входами соответственно первого и второго ключей, выход первого ключа соединен с первым входом первого регистра инверсные выходы которого соединены с соответствующими первыми входами блока элементов И, выходы которого соединены с соответствующими входами сумматора, выход сумматора соединен с первым входом третьего ключа, выходы источника опорных напряжений 1соединены с соответствующими входами коммутатора, выходы коммутатора и третьего ключа соединены соответ.ственно с первым и вторым входамивычитателя, выход вычитателя соединен через пороговый элемент с вторым входом второго ключа, выход которого соединен непосредственно с 5 первым входом четвертого ключа й через элемент НЕ - с первым входомпятого ключа, выход пятого ключа соединен с вторЫм входом первого регистра и первым входом второго регистра, выходы второго регистра соединены с соответствующими вторымивходами блока элементов И, выходпервого элемента задержки соединеннепосредственно с вторым входом 1 третьего ключа и через второй элемент задержки - с вторыми входамичетвертого и пятого ключей, выходчетвертого ключа соединен с третьимвходом первого регистра, второй о вход второго регистра, второй входпервого ключа, объединенные входпервого элемента задержки и входыустановки в единицу первого и второго триггеров, а также объединен-ные входы установки в нуль первогои второго триггеров являются соответственно первым, вторым, третьим и.четвертым входами узла управления, прямой выход первого реги стра является выходом узла управления.