Запоминающее устройство с автономным контролем

/О зб 9 О глц 1 ю 1 щ АНИЕ ИЗОБРЕТЕН ВИЬЛИО и. кл. С 11 С 29/орское свидетелкл. С 11 С 29/ в,чи,ва льство СССО, 1972,ство СССРО, 1978 У 3532812. Ав И 590833 (прототи ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬПЪ 9 АВТОРСКОМУ СВИДЕТ(54) (57) ЗАПОМИНАКЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее накопитель, одни из входов которого соединены с выходами формирователей разрядных токов, а другие входы - с выходами адресного блока, одни из входов которого являются адресными входами устройства, и регистр числа, одни из входов и выходов которого подключены соответственно к выходам накопителя и к одним из входов формирователей разрядных токов, а другие входы и выходы являются информационными входами и выходами устройства соответственно, о т л и ч а ю - щ е е с я тем, что, с целью повышения быстродействия н надежности устройства за счет блокировки записи информации при обнаружении неисправности, в него введены триггеры, блок задержки, блок контроля, элементы ИЛИ и элементы И, причем первые входы триггеров с первого по четвертый объединены и являются входом установки устройства, входом блокировки контроля которого является ,второй вход первого триггера, выходы первого и второго элементов И,801100640 подключены соответственно к первомуи второму входам блока контроля, выход которого соединен с вторым входом второго триггера, первый выходкоторого подключен к первому входутретьего элемента И, а второй выход - к первым входам четвертого ипятого элементов И, вторые входы которых соединены с первым выходомблока задержки, второй выход которого подключен к первым входам первого и второго элементов И, вторыевходы которых соединены соответственно с другими входами адресногоблока и с выходом первого триггера,выход шестого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И и первым входом второго элемента ИЛИ, второй вход которого подключен к первому входу первого триггера а выход в . к первому входу пятого триггера, второй вход третьего триггера соединен с выходом пятого элемента И, а выход - с первыми входами третьего элемента ИЛИ и седьмого элемента И, второй вход которого под ключен к третьему выходу блока задержки, а выход - к первому входу че вертого элемента ИЛИ, второй вход и выход которого соединены соответст венно с выходом четвертого элемен та И.и с вторым входом пятого триггера, выход которого подключен к второму входу третьего элемента ИЛИ и первому входу пятого элемента ИЛИ, второй вход которого и третий вход третьего элемента ИЛИ соединены с вы ходом четвертого триггера, второй вход которого подключен к выходу перписи и первым входом считыванияустройства, вторым входом считываниякоторого является первый вход шестого элемента И, второй вход которогоявляется входом опроса устройстваи соединен е входом блока задержки,четвертый выход которого подключенк второму входу третьего элемента И,йервый выход второго триггера является.выходом сигнала неисправности устройства.,1100640 вого элемента ИЛИ, третий вход второго элемента И соединен с другими входами и выходами регистра числа, выход третьего элемента ИЛИ подключен к управляющим входам адресного блока и регистра числа, а выход пятого элемента ИЛИ - к другому входу формирователей разрядных токов, третьивходы четвертого и пятого элементов И являются соответственно входом за Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и других вычислительных устройствах.Известно запоминающее устройство с автономным контролем, содержащее регистр адреса, накопитель, схему управления, регистр выходного числа, схему контроля, сумматор, группу вентилей и вентили зон, регистры, счетчик адреса и собирательные схемы 13.Недостатком этого устройства является пониженная надежность.Наиболее близким к предлагаемому изобретению является запоминающее устройство с автономным контролем, содержащее накопитель, усилители считывания, регистр числа, формирователи таков записи, дешифратор адреса, регистр адреса, блок обнаружения неисправности, шины записи.и чтения, выходные шины, элементы И, ИЛИ, дополнительный регистр, блок коррекции режима, причем первые входы накопителя соединены с выходами формирователей токов записи, а вторые входы - с выходами дешифратора.адреса, входы которого соединены с выходами регистра адреса, выходы накопителя соединены с входами усилителей считывания, выходы которых подключены к входам блока обнаружения неисправностей и одним из входов элементов И, выходы блока коррекции соединены с одними из входов дополнительного регистра 23.Недостатком данного устройства является пониженная надежность записи и считывания информации за счетотсутствия контроля числовой информации и фиксации ошибок и за .счетвозможности записи искаженной инфор 5 мации но правильным и искаженнымадресам, а также отсутствия сигнализации о наличии неисправности. Введение дополнительных операций в блокеобнаружения неисправностей и блоке10 коррекции режима значительно удлиняет общее время цикла, снижая быстродействие запоминающего устройствав режимах записи и считывания с регенерацией.15 Целью изобретения является повышение быстродействия и надежности устройства эа счет блокировки записиинформации при обнаружении неисправности,Поставленная цель достигается тем,что в запоминающее устройство с автономным контролем, содержащее накопитель, одни из входов которого соединены с выходами формирователей раз 25 рядных токов, а другие входы - с выходами адресного блока, одни из входов которого являются адресными входами устройства, и регистр числа,одни из входов и выходов которогоЗо подключены соответственно к выходамнакопителя и к одним из входов формирователей разрядных токов, а другие входы и выходы являются информационными входами и выходами устройстЗ 5 ва, введены триггеры, блок задержки,блок контроля, элементы ИЛИ и элементы И, причем первые входы триггеровс первого по четвертый объединены иявляются:входом установки устройства,.щб входом блокировки контроля которогоявляется второй вход первого триггера, выходы первого и второго элементов И подключены соответственно к первому и второму входам блока контроля, выход которого соединен с вторым входом второго триггера, первый выход которого подключей к первому входу третьего элемента И, а второй выход - к первым входам четвертого и пятого элементов И, вторые входы 10 которых соединены с первым выходом блока задержки, второй выход которого подключен к певым входам первого и второго элементов И, вторые входы которых соединены соответственно 15 с другими входами адресного .блока и с выходом первого триггера, выход шестого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом 20 третьего элемента И и первым входом второго элемента ИЛИ, второй вход которого пОдключен к первому входу первого триггера, а выход - к первому входу пятого триггера, второй 25 вход третьего триггера соединен с выходом пятого элемента И, а выход - с первыми входами третьего элемента ИЛИ и седьмого элемента И, второй вход которого подключен к З 0 третьему выходу блока задержки, а выход - к первому входу четвертого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом четвертого элемента И и с вторым входом пятого триггера, выход которого подключен к второму вхо. ду третьего элемента ИЛИ и первому, входу пятого элемента ИЛИ, второй вход которого и третий вход третьего 4 О элемента ИЛИ соединены с выходом четвертого триггера, второй вход которого подключен к выходу первого элемента ИЛИ, третий вход второгоэлемента И соединен с другими входа ми и выходами регистра числа, выход третьего элемента ИЛИ подключен к управляющим входам адресного блока и. регистра числа, а выход пятогоэлемента ИЛИ - к другому входу Фор-.50 мирователей разрядных токов, третьи входы четвертого и пятого элементов И являются соответственно входомзаписи и первым входом считыванияустройства, вторым входом считывания 55которого является первый вход шестого элемента И, второй вход которого является входом опроса устройства и соединен с входом блока задержки, четвертый выход которого подключен к второму входу третьего элемента И, первый выход второго триггера является выходом сигнала неисправности устройства.На чертеже представлена функциональная схема предлагаемого устройства.Устройство содержит накопитель 1, формирователи 2 разрядных токов, адресный блок 3, регистр 4 числа, первый - пятый триггеры 5-9, блок 10 задержки блок 11 контроля, элемен,ты И и с первого по седьмой 12-18 и первый - пятый элементы ИЛИ 19-23. На чертеже обозначены адресные входы 24, информационные входы и выходы 25, вход 26 блокировки контроля, первый 27 и второй 28 входы считывания,вход 29 записи, вход 30 опроса, вход 31 установки и выход 32 сигнала неисправности устройства.Устройство работает следующим образом.Перед началом работы в любом режиме (до прихода сигнала "Опрос" ) все элементы и блоки устройства устанавливаются в исходное состояние сигналом "Уст. "0" на входе 31, В режиме считывания со стиранием старой информации на вход 27 элемента И 16 поступает сигнал "Считывание с гашением", а на вход 30 - сигнал "Опрос". При отсутствии запрещающего потенциала с выхода триггера 6 этот сигнал проходит на триггер 7, устанавливая его в состояние "1" и разрешая прием кода адреса в блок 3. Код,адреса одновременно поступает через элемент И 12 на блок 11, в котором производится контроль правильности поступившего адреса по сигналу с второго выхода блока 10. При неправильном адресе триггер 6 устанавливается в состояние "1", блокируя этот режим, и на выход 32 подается сигнал "Неисправность". При правильном адресе в блоке 3 возбуждаются соответствующиедешифраторы и формирователи, ииэ накопителя 1 на регистр 4 поступает код числа, который с выходов 25 передается в другие устройства ЦВИ (на чертеже не показаны), а во всех разрядах числа выбранного адреса (кроме контрольных) осуществляется запись "0". После появления в регистре 4 кода числа по разрешающемупотенциалу с выхода триггера 7 через элемент И 18 и элемент ИЛИ 22 сигнал с блока 10 устанавливает в состояние "1" триггер 9, разрешая запись правильных контрольных разрядов, соот ветствующих нулевому коду числа.В. режиме считывания с регенерацией на входы 28 и 30 элемента И 17 поступают сигналы "Считывание" и "Опрос",О которые через элемент. ИЛИ 19 . устанавливают в единичное состояние триггер 8, разрешающий через элементы ИЛИ 21 и 23 работу блока 3, регистра 4 и формирователей 2 при регенерации. При поступлении неправиль ного адреса работа устройства в этом режиме блокируется и выдается сигнал "Неисправность" на выход 32, а в случае неправильно считанного кода выдается только сигнал "Неисправность". Если код адреса соответст- . вует контрольным разрядам, то запускаются адресные формирователи (на чертеже не показаны) в блоке 3 и формирователи 2, осуществляя перезапись считанной информации.В режиме записи сигнал "Опрос" с выхода блока 10 по разрешающим потенциалам сигнала "Запись" на входе 29 и на выходе триггера 6 прохо дит через элемент И 15 и элемент ИЛИ 22. устанавливает в состояние "1" триггер 9. который позволяет осуществить, работу устройства в данном режиме, запуская через эле- З менты ИЛИ 21 и 23 формирователи 2, блок. 3 и регистр 4. При поступлении неправильного адреса работа устройства в данном режиме блокируется, как и при поступлении неправильного 40 кода числа через элементы И 12 и 13 с помощью блока 11 и триггера 6. При этом в ячейке накопителя 1 сохраняется старая информация (не разрушается и не искажается), и устройство 4 переходит в режим работы считывания с регенерацией. Если по программе работы отсутствует необходимостьконтроля поступающей из других устройств ЦВМ информации, то на вход 26триггера 5 подается сигнал "Блокировка контроля", запрещающий на элементе И 13 поступления кода числа наконтроль. Если в процессе работысигналом с блока 11 триггер 6 устанавливается в состояние "1" и требуется сохранить считанную информа"цию, то сигналом с блока 10 черезэлемент И 14 всегда блокируется работа устройства в режиме записи(череэ элемент ИЛИ 20 триггер 9 устанавливается в состояние "0") и осуществляется регенерация уже считанной информации путем установки всостояние "1" триггера 8 (через элемент ИЛИ 19). Таким образом, предлагаемое запоминающее устройство с введенными в него триггерами 5-9, блоком 10 задержки, элементами И 12-18 и элементами ИЛИ 19"23, позволяющими автономно осуществлять контроль на всех этапах всех режимов адресной, входной и считанной информации, оперативно автоматически вмешиваться в выполнение режимов, изменяя заданный режим работы и тем предотвращая разрушение старой правильной информации и запись новой искаженной информации, значительно повышает надежность устройства. Кроме того, значительно повышается быстродействие устройства за счет совмещения операции контроля н подготовки следующих операций, а также за счет оперативного контроля входной и выходной информации и отсутствия повторения предыдуших режимов работы.Технико"экономическое преимущество предлагаемого устройства заключается в более высоком быстродействии и более высокой надежности по сравнению с прототипом.1100640 каз 4585/38 Тираж 575 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 1 13035, Москва, Ж"35, Раушская наб., д. 4/5