Устройство для сопряжения процессора с памятью

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 53 А 09) (11) з сю С 06 Г 1 3 /06 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ЕТЕНИЯнидетвъству 1Мх.",ц ИЗ(56) 1. Масатоси Сима, Феггин. Быстродействующий однокристальный П -канальный микропроцессор. - "Электроника", 1975, В 8.2. Сош 1 еу К.А.Еггог дегесгдоп апд соггесг 1 оп Ког шешог 1 ез (прототип) (54)(57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ПАМЯТЬЮ, содержащее первый элемент И, первый и второй блоки контроля по четности, причем первая группа информационньм входов устройства соединена с группой информационных входов первого блока контроля по четности, выход которого является первым выходом устройства, вторая группа информационньм входов устройства и контрольный информационный вход соединены соответственно с группой информационных входов и вторым входом второго блока контроля по четности, выход которого соединен с первым входом первого элемента И, выход которого является первым управляющим выходом устройства, второй вход первого элемента И,является входом "Разрешение прерывания" устройства, о т л и ч а ю щ ее с я тем, что, с целью увеличения ОПИ САНИ К АВТОРСКОМУ коэффициента использования оборудования путем обеспечения возможности сопряжения блоков памяти с процессорами меньшей разрядности, в него введены дешифратор, первый и второй триггеры, второй и третий элементы И, причем группа адресных входов устройства соединена с группой информационных входов дешифратора, первый и второй выходы которого соединены соответственно с 5 -входом первого триггера и К.-входом второго триггера, вход разрешения вывода и вход записи устройства соединены соответственно с управляющим входом дешифратора и с первым входом второго элемента И, прямой и инверсный выходы которого соединены соответственно с входом первого блока контроля по четности и с к -входом первого триггера, третий вход второго блока контроля по четности соединен сО - входом второго триггера и является входом признака информации устройства, вход "Прием" устройства соединен с С-входом второго триггера, выход которого соединен с первым входом третьего элемента И, а его второй вход - с входом "Разрешение прерывания" устройства, первый выход первого триггера соединен с вторым входом второго элемента И, прямой выход которого является вторым выходом фустройства, а выход третьего элемента И является вторым управляющим выходом устройства.Изобретение относится к вычислительной технике, может быть использовано в микроЭВИ н в устройст" вах управления, построенных на базе микропроцессоров, где появляет ся необходимость обработки служебной информации, а также в устройстве обработки информации, выводимой на экран электронно-лучевой трубки.Известны устройства обработки данных, содержащие микропроцессор, память, устройства ввода-вывода, которые соединены между собой шинами данных адреса и управляющими сигналами 1 .Однако в этих устройствах передача и обработка служебной информации осуществляются с помощью обработки дополнительных байтдв информации.20Наиболее близким к изобретению по технической сущности является устройство, содержащее, кроме микропроцессора и памяти, два блока контроля по четности и элемент И. Первый блок контроля по четности подключен к выходной шине данных, а второй к входной шине данных. Выход первого блока контроля по четности является дополнительной контроль- ЗО ной линией в выходной шине данных. Второй вход второго блока контроля по четности соединен с дополнительной контрольной линией входной шины данных, а выход - с элементом И, З 5 второй вход которого связан с управляющим входом "Разрешение прерывания", Выход элемента И является управляющим выходом "Запрос прерыва 15 ния" 2 Д,Недостатком известного устройства является невозможность обработки информации со служебным признаком, что ограничивает эксплуатационные возможности устройства.Цель изобретения - увеличение коэффициента использования оборудования путем обеспечения возможности сопряжения блоков памяти с процессорами меньшей разрядности.Поставленная цель достигается тем, что в устройство для сопряжения процессора с памятью, содержащее первый элемент И, первый и второй бло 55 ки контроля по четности, причем пер 1 вая группа информационных входов устройства соединена с группой информационных входов первого блока контроля по четности, выход которого является первым выходом устройства, вторая группа информационных входов устройства и контрольный информационный вход соединены со ответствейно с группой информационных входов и вторым входом второго блока контроля по четности, выход которого соединен с первым входом первого элемента И, выход которого является первым управляющим выходом устройства, второй вход первого элемента И является входом "Разрешение прерывания" устройства, введены дешифратор, Первый и второй триггеры, второй и третий элементы И, причем группа адресных входов устройства соединена с группой информационных входов дешифратора, первый и второй выходы которого соединены соответственно с 3 -входом первого триггера и Й -входом второго триггера, вход разрешения вывода и вход записи устройства соединены соответственно с управляющим входом дешифратора и с первым входом второго элемента И, прямой и инверсный выходы которого соединены соответственно с входом первого блока контроля по четности и с Й -входом первого триггера, третий вход второго блока контроля по четности соединен сЗ -входом второго триггера и является входом признака информации устройства, вход "Прием устройства соединен с С-входом второго триггера, выход которого соединен с первым входом третьего элемента И, а его второй вход - с входом "Разрешение прерывания" устройства, первый выход первого триггера соединен с вторым входом второго элемента И, прямой выход которого является вторым выходом устройства, а выходтретьего элемента И является вторым управляющим выходом устройства.На чертеже представлена блок-схема устройства для сопряжения процессора с памятью. Устройство содержит два блока 1 и 2 контроля по четности и первый элемент И 3. Первый блок 1 контроля по четности подключен своими входами к первой группе информационных входов устройства (к выходной шине данных микропроцессора). Выход пер-, вого блока контроля по четности является первым,выходом устройстваного разряда выходной шины данных микропроцессорной системы. Второй блок 2 контроля по четности предназначен для обнаружения ошибки в коде входной шины данных, Первый элемент И 3 служит для формирования запроса прерывания 1 в случае появления сигнала ошибки вкоде входной шины данных. Опрашивается наличие ошибки сигналом микропроцессора "Разрешение прерывания". Дешифратор 4 предназначен для дешифрации определенных кодов адресной шины при наличии сигнала "Вывод" на управляющей шине микропроцессорной системы. Пер-вьщ триггер 5 служит для записи сигнала с выхода дешифратора 4. Выход три гера 5 считываетсясигналом микропроцессора "Запись" с помощью второго элемента И 7 на дополнительную выходную шину да;.ных. Второй триггер 6 предназначен для запоминания сигнала дополнительной входной шины данных 0 с помощью сигнала "Прием" с выхода микропроцессора. Третий элемент И 8 служит для формирования запроса прерывания к в случае на 2личия сигнала с дополнительной входной шины данных. Опрашивается наличие этого сигнала во втором триггере 6 сигналом "Разрешение прерывания" микропроцессора.Устройство работает следующим образом.Первый блок 1 контроля по четности формирует сигнал, соответствующий контрольному разряду кода информации на выходной шине данных и разряду дополнительной шины. Второй блок 2 контроля по четности формирует сигнал, соответствующий контрольному разряду кода информации входной шины данных дополнительной шины данных,Сигнал ошибки с выхода второго блока 2 контроля по четности подается на вход первого элемента И 3. При поступлении на второй вход первого. элемента И 3 сигнала с выхода "Разрешение прерывания" микропроцессора на ее выходе появляется сигнал "Запрос прерывания", который подается на блок приоритетных прерываний микропроцессорной системы. Организация дополнительной шины вызвана необходимостью обработки служебного признака информации. В системах обработки данных, как правило, наряду с информационными данЭ 1096653 4(контрольная линия выходной шиныданных). Второй блок 2 контроля почетности подключен своими входами квторой группе информационных входовустройства (к Входной шине данныхмикропроцессора).Кроме того, еще один вход второго блока контроля по четности соединен с вторым входом устройства(дополнительная линия входной шины,данных микропроцессорной системы,соответствующая контрольному разряду данных). Выход второго блока 2контроля по четности соединен с первым входом элемента И 3, второй входкоторого подключен к управляющемувходу "Разрешение прерывания" устройства, а выход является первым управляющим,входом, который назван"Запрос прерывания к, ".20Устройство дополнительно содержит дешифратор 4, первый 5 и второй6 триггеры, второй 7 и третий 8 элементы И, которые соединены междусобой и с блоками, входящими в состав устройства. Входы дешифратора 4подключены к группе адресных входовустройства (адресная шина микропроцессора) и к управляющему входу "Разрешение вывода" устройства. Два выхода дешифратора 4 соединены соответственно с входом 5 первого триг-.гера 5 и с входом 1 второго триггера 6. Выход триггера 5 соединен свходом второго элемента И 7, второйвход которого связан с управляющимвходом "Запись" устройства, прямойвыход соединен с входом первого блока 1 контроля по четности и является вторым выходом устройства, а ин 40версный выход элемента И 7 соединенс к входом первого триггера 5.фВторой вход устройства, являющийся входом признака информации, соединен с третьим входом второго блока 2 контроля по четностч и с входом 2 второго триггера 6, вход С которого подключен к управляющему входу "Прием" устройства, а выход - кпервому входу третьего элемента И 8. 0Второй вход третьего элементаИ 8 соединен с управляющим входом"Разрешение прерывания" устройства,а выход - с вторым управляющим выходом "Запрос прерывания Р " устройства.Первый блок 1 контроля по четности служит для формирования контроль 1096653ными передается служебная информация. Например, при воспроизведенииданных на экране индикатора необходимо выделять зоны информации, защищенные от воздействия оператора. 5Признак начала зоны является служебным признаком.Из ЭВИ в микропроцессорную систему служебный признак передаетсяспециальным кодом в потоке данных. 10В процессе обработки информации вмикропроцессорной системе служебныйпризнак должен быть нриписан к опре-,деленному байту информации. Если этобудет еще одии,байт, то увеличится 15объем буферной памяти в два раза, таккак появляется необходимость хранитьеще один байт со служебным признаком, и увеличится время обработкиинФормации в два раза (последователь ная обработка двух байтов вместо одного),В предлагаемом устройстве служебный признак приписывается к определенному байту информации в виде дополнительиого разряда, который не обрабатывается микропроцессором. В этомслучае объем длины каждого слова буферной памяти увеличивается на дваразряда, кроме служебного добавляет- щся коитрольный разряд, а время обработки информации не изменяется. Вмикропроцессорной системе разрядслужебного признака информации является десятым разрядом шины данных,формирование разряда служебногопризнака осуществляется следующимобразом.Микропроцессор, обрабатывая последовательно поток данных, выделяет 40байт, несущий служебный признак информации. В этом случае по комаиде"Вывод" на шину адреса поступает адрес порта, в который должен записываться служебный признак. Дешифратор 4 расшифровывает адрес порта и посигналу "Вывод" записывает в первыйтриггер 5 служебный признак. Сигнал"Записьф с выхода микропроцессора опрашивает выход триггер 5 на втором элементе И 7.Если первый триггер 5 находится в состоянии "1", то сигнал с выхода второго элемента И 7 устанавливает в "0" триггер 5 и поступает на дополнительную выходную шину данных и на вход первого блока контроля по четности.С другой стороны, если служебный признак информации появляется на дополнительной входной шине данных при считывании данных в микропроцессор, то сигнал с дополнительной шины данных поступает иа второй блок 2 контроля по четности и записывается в триггер 6 с помощью сигнала "Прием", поступающего от микропроцессора.Выход триггера 6 поступает на третий элемент И 8 иа второй вход которого подается сйгнал с выхода "Разрешение прерывания" микропроцессора. С выхода элемента И 8 снимается сигнал "Запрос прерывания", который поступает на блок приоритетных преры-. ваний микропроцессорной системы.Таким образом, если на дополнительной входной шине появляется сигнал, то он вызывает прерывание работы микропроцессора.Установка нуля второго триггера 6 осуществляется программно. После того, как 3 отработано, микропроцессор обращается к соответствующему порту, и сигнал с второго вы= хода дешифратора 4 поступает на входвторого триггера 6.Устройство обработки служебного признака информации в микропроцессорной системе отличается от известного тем, что позволяет обрабатывать данные, разрядность которых превышает разрядность микропроцессора. Это позволяет увеличить коэффициент использования оборудования, При этом уменьшается также объем буферной памяти и время обработки одного слова информации, т,е. скорость обработки одного слова увеличивается.1096653 Составитель И. Сигаловбкова Техред А.Бабннец тор И. Эрд дакто аказ 3827/3 Подпис ППП фПатент", г. Уагород, ул. Проектная Тираа 699 ВНИИПИ Государственного по делам изобретений 13035, Москва, Ж, Раув