Усилитель считывания

СОЮЗ СОВЕТСКИХ ЦИАЛИСТИЧЕСКИХ УБЛИК А 19) (1 48 1511 а 11 С 7 00 ПИС И БР Т ЬСТВ(21) 3532148/18-24 (22) 30.12,82 (46) 07,04.84. Бюл. (72) А. С. Ильюш В. Д. Мешанов и Н (53) 681.327.6 (088.8 (56) 1. Патент СШ кл. 6 11 С (06, оп2. Авторское сви769617, кл. б 1113 енков, А Т И. Макаровцын ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСКОМУ СВИ А4158241,ублик. 1981.детельство СССРС 7/00, 1980 (прототип).(54) (57) УСИЛИТЕЛЬ СЧИТЫВАНИЯ, содержащий два переключающих транзистора, сток первого из которых соединен с затвором второго переключающего транзистора, сток которого соединен с затвором первого переключающего транзистора, истоки переключающих транзисторов объединены и подключены к первой шине управления, два нагрузочных транзистора, стоки которых объединены, а истоки подключены к стокам переключающих транзисторов, балансный транзистор, исток которого соединен с истоком первого нагрузочного транзистора, сток - с истоком второго нагрузочного транзистора, а затвор - с затворами нагрузочных транзисторов и второй шиной управления, конденсаторы, транзисторы регенерации, затворы которых объединены и подключены к третьей шине управления, а истоки соединены с одними обкладками конденсаторов, другие обкладки которых подключены к четвертой шине управления, отличающийся тем, что, с целью повышения степени интеграции устройства, в него введены четыре разделяющих транзистора, причем истоки первого и второго разделяющих транзисторов подключены к стоку первого переключающего транзистора, а истоки третьего и четвертого разделяющих транзисторов подключены к стоку второго переключающего транзистора, стоки первого и третьего разделяющих транзисторов подключены соответственно к сто- щ кам первого и второго транзисторов регенерации, затворы первого и третьего, второго и четвертого разделяющих транзисторов подключены соответственно к пятой и шестой шинам управления, истоки разделяющих транзисторов являются информационными входами усилителя считывания.Изобретение относится к вычислительной технике, а именно к усилителю считывания, который может быть использован в интегральном полупроводниковом МДП динамическом запоминающем устройстве на одно- транзисторных элементах памяти.Известен усилитель считывания, выполненный на основе триггера динамического типа, плечи которого образуют информационные входы усилителя считывания, к каждому из которых подключены транзисторы предзаряда и через соответствующие разрядные шины однотранзисторные элементы памяти и один опорный элемент 11.При работе такого усилителя на его информационные входы поступает дифференциальный сигнал, Поступивший из элемента памяти сигнал усиливается усилителем считывания и снова записывается в этот же элемент памяти. При усилении, из-за емкостной связи между входами усилителя и частичного разряда плеча триггера с большим потенциалом, происходит частичная потеря уровня логической единицы, которая достигает 20% от его максимального значения. В результате после усиления в элемент памяти записывается уменьшенный уровень логической единицы, который составляет всего 80% его номинального значения, равного напряжению питания. Потеря уровня логической единицы приводит к снижению надежности работы усилителя считывания и создает возможность считывания ложной информации при последующих обращениях к этому элементу памяти, что является недостатком этого усилителя считывания.Наиболее близким по технической сущности к изобретению является усилитель считывания, содержащий два переключающих транзистора, сток первого из которых соединен с затвором второго, сток которого соединен с затвором первого переключающего транзистора, истоки переключающих транзисторов объединены, два нагрузочных транзистора, стоки которых объединены, а истоки подключены к стокам переключающих транзисторов, балансный транзистор, исток которого соединен с истоком первого нагрузочного транзистора, сток - с истоком второго нагрузочного транзистора, а затвор - с затворами нагрузочных транзисторов и пер вой шиной управления, конденсаторы и тран зисторы регенерации, затворы которых подключены ко второй шине управления, истоки транзисторов регенерации подключены к стокам переключающих транзисторов, а стоки - к одним обкладкам конденсаторов, другие обкладки которых подключены к третьей вине управления 12.Известны усилитель считывания позволяет благодаря наличию блоков восстановления уровня логической единицы восстановить уровень логической единицы после усиления информации до его номинальной величины, равной напряжению питания, чтосущественно увеличивает надежность работы.При работе усилителя в начальный момент усиления на его информационных входах установлен дифференциальный сигналЬЛ, поступивший из элемента памяти:где Схр - емкость хранения элемента памяти;10 С,и - емкость разрядной шины;Сву - емкость информационных входовусилителя;Еп - напряжение питания,Элемент памяти должен облада-: величиной емкости Ср которая при дан, ой ве 15нличине емкости разряднои шины С оЬеспечит (минимальную) необходимую величинуинформационного сигнала, достаточную дляправильного считывания и усиления.При этом, как следует из выражения (1),уменьшение величины емкости разряднойшины Сп, подключенной к информационнымвходам усилителя считывания в момент опроса элемента памяти, позволит для получения необходимой величины дифференциального сигнала а 3 использовать меньшую величину емкости хранения элемента памятиСр и тем самым уменьшить площадь элемента хранения. Поскольку элементы хранения занимают более. 90% площади усилителя считывания, это дает возможностьуменьшения его площади.Недостатком известного усилителя считывания является большая площадь, требуемая для получения необходимой величиныдифференциального сигнала.Цель изобретения - повышение степениинтеграции устройства.Поставленная цель достигается тем, чтов усилитель считывания, содержащий двапереключаюгцих транзистора, сток первогоиз которых соединен с затвором второгопереключающего транзистора, сток которогосоединен с затвором первого переключающего транзистора, истоки переключающих транзисторов объединены и подключены к первой шине управления, два нагрузочныхтранзистора, стоки которых объединены, а45 истоки подключены к стокам переключающих транзисторов, балансный транзистор,исток которого соединен с истоком первогонагрузочного транзистора, сток - с истоком второго нагрузочного транзистора, а затвор - с затворами нагрузочных транзисторов и второй шиной управления, конденсаторы, транзисторы регенерации, затворы кото.рых объединены и подключены к третьей шине управления, а истоки соединены с однимиобкладками конденсаторов, другие обкладки которых подключены к четвертои шине управления, введены четыре разделяющих транзистора, причем истоки первого и второго разделяющих транзисторов подключенык стоку первого переключающего транзистора, а истоки третьего и четвертого разделяющих транзисторов подключены к стоку второго переключающего транзистора, стоки первого и третьего разделяющих транзисторов подключены соответственно к стокам первого и второго транзисторов регенерации,затворы первого и третьего, второго и четвертого разделяющих транзисторов подключены соответственно к пятой и шестой шинам управления, истоки разделяющих транзисторов являются информационными входамиусилителя считывания.На фиг. 1 дана схема усилителя считывания; на фиг. 2 - временные диаграммы 10 работы устройства.Устройство содержит первый 1 и второй 2 переключающие транзисторы, два нагрузочных транзистора Зс и 3, балансный транзистор 4, первый 5, второй 6, третий 7 и четвертый 8 разделяющие транзисторы, первую 9, вторую 10, третью 11 и четвертую 12 разрядные полушины, два блока 13 восстановления уровня логической единицы, каждый из которых содержит транзистор 14 регенерации и конденсатор 15, однотранзисторные элементы 16 памяти, соединенные с разрядными полушинами и четыре опорных 25 элемента 17, подключенные к каждой разрядной полушине, шины 18 - 24 управления. Стоки разделяющих транзисторов соединены с разрядными полушинами, а истоки - с информационными входами усилителя считывания. Стоки транзисторов регенерации ЗО соединены соответственно с первой 9 и третьей 11 разрядными полушинами.Однотранзисторные элементы 16 памяти имеют входы включения ФС - ФС, опорные элементы 17 имеют входы включения ФР, - ФР и вход установки опорного напряжения Ф.В исходном состоянии с 1 ) на шинах 18 и 24 установлен высокий уровень сигналов Ф, и Ф на шинах 19 - 23 установлен высокий уровень напряжения (3 в 4 О сигналов Ф, Ф, Ф и Фб, превышающий уровень найряжения питания как минимум на величину порогового напряжения транзисторов 3 в Е, + И.), на шине 21 установлен низкий уровень сигнала Ф, на вхо дах включения однотранзисторных элементов памяти и опорных элементов установлены низкие уровни сигналов ФС; и ФР. При этом все четыре разрядные полушины и оба конденсатора 15 блоков восстановления уровня логической единицы заряжены до напря жения питания. В опорных элементах сигналом Ф установлен опорный уровень на- . пряжения. В элементе памяти хранится записанная туда ранее информация. В начале рабочего интервала (т = 1,) снимаются высокие уровни сигналов Ф, Ф и Ф и одного из сигналов Ф или Ф. Допустим снимается высокий уровень сигнала Ф. Тран 4зисторы 14 регенерации и разделяющие транзисторы 6 и 8 переходят в закрытое состояние и отключают от информационных входов усилителя емкости разрядных полушин 1 О и 12 и конденсаторы 15. К информационным входам остаются подключенными только разрядные полушины 9 и 11.После этого в момент времени 1 = 1, производится обращение к одному из элементов памяти, подключенному к разрядной полушине 9 или 11, допустим к полушине 9, для чего подается высокий уровень сигнала ФС;. Одновременно с этим производится обращение к опорному элементу, подключенному к противоположной разрядной полу- шине, в данном случае к полушине 11 (подается высокий уровень сигнала ФР). В результате на информационных входах устанавливается дифференциальный сигнал Ь 13, соответствующий информации, хранящейся в выбранном элементе памяти:ВБ = (3, - 1.3 если хранилась единица; ь 1.3 = - (Ц - 1.32), если хранился нуль, где (3 и Б - потенциалы на первом и втором информационных входах, соответственно. Для определенности будем считать, что в элементе памяти хранилась единица, т.е. Ц 11 . Так как разделяющие транзисторы 6 и 8 находятся в закрытом состоянии и отключают от информационных входов разрядные полушины 10 и 12, в предлагаемом усилителе дифференциальный сигнал ЬБ такой же величины, как и в известном усилителе, получается при меньшей площади элемента памяти. Это приводит к уменьшению площади усилителя считывания.После установления на информационных входах дифференциального сигнала ЛБ(1 = ( ) подается низкий уровень сигнал Ф 1 включения усиления, При этом второе плечо триггера (с меньшим установившимся уровнем потенциала (3) переходит в проводящее состояние и потенциал на втором информационном входе уменьшается до нуля, а на первом плече (с большим установившимся уровнем потенциала (3,) происходит лишь частичная потеря уровня напряжения из-за емкостной связи и небольшого приоткрывания этого плеча.В момент времени ( = ( подаются высокие уровни сигналов Ф, и Ф, при этом транзисторы 14 регенерации и разделяющие транзисторы 6 и 8 переходят в проводящее состояние. Разрядная полушина 12, конденсатор 15, соединенный с полушиной 11, разряжаются через проводящее плечо триггера. После этого в момент времени подается высокий уровень сигнала Ф . В результате заряд с конденсаторов 15 передается на соответствующие разрядные полу- шины 9 и 11. При этом потенциал разрядной шины, подключенной к закрытому плечу триггера, увеличивается на величину Ь 135и восстанавливает уровень логической единицы(2) где Сш - емкость полуразрядной полушины;Е-напряжение питания;Ся -емкость конденсатора 15.Потенциал разрядной шины, подключенной к проводящему плечу триггера, остается неизменным, поскольку избыточный заряд, передаваемый с соответствующего конденсатора 15, стекает через проводящее плечо триггера. Благодаря увеличению потенциала на разрядной шине на величину ЬЦ в элемент памяти при регенерации записывается уровень логической единицы, равный 11 л = Ц + 1-Й аПосле окончания регенерации (т = Ф)снимаются высокие уровни сигналов фС, ФЭ и ф и подаются высокие уровни сигналов Ф, Ф и Фт. Прн этом все разрядные полушины, оба информационных входа и 5 конденсаторы 15 заряжаются до напряженияпитания. Усилитель считывания готов к следующему циклу работы.Таким образом, уменьшение площади достигается благодаря тому, что прн работе 10 предлагаемого усилителя к информационному входу усилителя в момент усиления подключена емкость разрядной полушины, вдвое меньшая, чем емкость разрядной шины в известном устройстве, Двукратное уменьшение емкости достигнуто благодаря введению четырех разделяющих транзисторов и выполнению разрядных шин в виде полушин.084889 аг 4 Р 7 г.Г витель О. КуИ. Верес575нного комретений и35, Раушскаг. Ужгород,Сост Техред Тираж НИИПИ Государстве по делам изоб 3035, Москва, Ж -ал ППП сПатент, Редактор С. СаенкоЗаказ 2023/48В лаковКорректор В. БутягПодписноеитета СССРоткрытиия на 6., д. 4/5ул. Проектная, 4