Запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) И 1) М 50 6 11 С 11 00 САНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ СВ ЕТЕЛЬСТВУ оторых являются ими и информационн тваа выходы нако и соединены с одни ывода информации, ляются информацион тва, о т л и ч а о, с целью упрощен выаения его надежи ения ошибок, в нем вода информации со входами блока выв также введен блок и, входы которого мационным входам и ,а выход является устройства в,нающие1981,СТВО с в а одамрегистации,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ) (57) 1. ЗАПОМИНАЮЩЕЕ УСТР ержащее накопители информа ды которых подключены к вы есного блока, дешифратора, команд и блока ввода инфор входыравляюустройформацблокарого яустройтем, чва и побнарублокадругимиции, афорглацк инфоройстввыходо адресными, упыми входамипителей инми иэ входоввыходы, нотоными выходамию ш е е с яия устройстости за счетвыходыединены сода информаанализа инподключенывыходам уступравляющимФ1056266 мента НЕ. 2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок анали,за информации содержит элементы НЕ ,и элементы И-НЕ, причем выходы первого и второго элементов И-НЕ подключены к входам третьего элемента И-НЕ, выход которого является выходом бло, ка, первые входы первого и второго элементов И-НЕ соединены с выходами Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствахЗУ .Известно ЗУ, содержащее в каждомразряде выходной Формирователь, мик росхемы памяти, буферные элементы,выходы которых соединены с соответствующими входами микросхем памяти, выходы которых объединены междусобой и соединены с входом выходно- .10го формирователя Я ,Это устройство недостаточно надежно, поскольку возможна записьложной информации при неисправностях информационных цепей записи ивозможно обращение на чтение принеисправных информационных цепях считывания.Наиболее близким техническим решением к изобретению является Зу,каждый разряд которого включает микросхемы памяти, буферные элементы адреса, буферный элемент команды, дешифратор выборки, выходы которогосоединены с входами выборкн микросхем памяти, одноименные входы адреса которых .объединены между собой исоединены с выходами буферных элементов адреса, входы команды микросхем памяти объединены между собойи соединены с выходом буферного эле- З 0мента команды, выходной буферный элемент, входной буферный элемент, выход которого соединен с.объединенны- .ми между собой информационными входами микросхем памяти, выходы которых 35объединены между собой и соединеныс входом выходного буферного элемента 2 . Такое ЗУ также недостаточно на дежно, посколйку возможна запись ложной информации при неисправных информационных цепях записи .и возможно обращение на чтение при уже неисправных информационных цепях 45 считывания.Для построения ЗУ большой емкости наращиванием однотипных ЗУ иногда используется последовательное соедипервого и второго элементов НЕ соответственно, второй вход первогоэлемента И-НЕ и вход второго элемента НЕ объединены и являются одним Из вХопоВ блока. тпэчгим Входом котооого является объединенные второй вход второго элемента И-НЕ и вход первого эленение ЗУ. Адресные и командные сигналы подаются на все ЗУ параллельно, а одноименные разряды всех ЗУ соеди - няются поСледовательно. В режиме записи записываемая информация подается на информационные входыпервого ЗУ, В режиме чтения считанная информация снимается с информационных выходов последнего ЗУ, Выбор нужного ЗУ осуществляется с помощью специального дешифратора, управляемого старшими разрядами регистра адреса.В такой системе в каждом невыбранном ЗУ обеспечивается трансляция сигналов с информационных входов на информационные выходы, а в выбранном ЗУ организуется поступление считанных сигналов в общую цепь прохождения информации.; Недостатком указанного ЭУ большой емкости являются большие затраты оборудования для организации трансляции сигналов с информационных входов на информационные выходы ЗУ и для организации поступления считанных сигналов в общую цепь прохождения информации.Целью изобретения является упрощение устройства и повышение его надежности за счет обнаружения ошибок.Поставленная цель достигается тем, что в запоминающем устройстве, содержащем накопители информации, входы которых подключены к выходам адресного блока, дешифратора, регистра команд и блока ввода информации, входы которых являются адрес" ными, управляющими и информационными входами устройства, а выходы накопителей информации соединены с одними из входов блока вывода информации, выходы которого являются информационными выходами устройства, выходы блока ввода информации соединены с другими входами блока вывода информации, при этом в устройство введен блок анализа информации, входы которого подключены к информационным входам и выходам устройства, а выходявляется управляющим выходом устроЯства,Кроме того, блок анализа информации содержит элементы НЕ и элементыИ-НЕ, причем выходы первого и второго элементов И-НЕ подключены к 5входам третьего элемента И-НЕ, выход которого является выходом блока,первые входы первого и второго элементов И-НЕ соединены с выходамипервого и второго элементов НЕ соответственно, второй вход первогоэлемента И-НЕ и вход второго элемента НЕ объединены и являются одним извходов блока, другим входом которогоявляются объединенные второй вход5второго элемента И-НЕ и вход первогоэлемента НЕ.На фиг. 1 изображена функциональная схема ЗУ; на фиг. 2 - то же,.блока анализа информации. 20Устройство (Фиг, 1) содержит накопители,информации, выполненные намикросхемах 1 и 2 памяти, с адресными 3-6 командными 7 и 8 и информационными 9 и 10 входами, входами 11и 12 выборки и выходами 13 и 14,адресный блок, состоящий из буферных элементов 15 и 16 адреса, регистр 17 команд, блок вывода информации, выполненный в виде элементаИ-НЕ 18 и имеющий входы 19 и 20,блок ввода информации, выполненныйв виде элемента НЕ 21, дешифратор 22и блок 23 анализа информации с входами 24 и 25.Несколько таких устройств (Фиг.1)входят в состав многоразрядного накопителя. В свою очередь, несколькомногоразрядных накопителей могутобеспечить наращивание информационного объема ЗУ до требуемой величины.40Блок 23 содержит первый 26 и второй 27 элемент НЕ, первый элементИ-НЕ 28 с входами 29 и 30, второйэлемент и-НЕ 31 с входами 32 и 33 итретий элемент и-НЕ 34 с входами 35 45и 36.Устройство работает в трех режимах: "Запись", фЧтениеф и "Хранение".В режиме "Запись" на адресныевходы буферных элементов 15 и 16 и 50дешифратора 22 поступает адресныйкод, на управляющий вход дешифратора 22 поступает сигнал. разрешениявыборки, на вход регистра 17 поступает сигнал записи, а на вход элемента 21 - записывается информация,которая может быть представлена низусим или высоким уровнем. Запись информации происходит в ту микросхему 1или 2 памяти, на входе 11 или 12 которой находится разрешающий потенциалс одного из выходов дешифратора 22.В режиме "Запись" на входе 19элемента И-НЕ 18 всегда находитсявысокий уровень с выходов 13 и 14 65 микросхем 1 и 2 памяти, разрешакфцийпрохождение сигнала, поступившегона его вход 20, Инвертированный сигнал с выхода элемента и-НЕ 18 поступает на вход 24 блока 23, поэтомуна входах 24 и 25 блока 23 при исправных разрядных цепях всегда имеются одинаковые уровни, а на информационном выходе устройства всегдаимеется тот жеуровень, что и на егоинформационном входе, т;е, в режимезаписи обеспечивается трансляциячерез ЗУ входной информации,Пусть на входах 24 и 25 блока 23находятся высокие уровни, которыепоступают на входы элементов НЕ 26и 27, а также. на входы 29 и 33 элементов И-НЕ 28 и 31. На выходах элементов НЕ 26 и 27 имеются низкиеуровни, которые поступают на.входы30 и 32 элементов И-НЕ 28 и 31 инезависимо от уровней на входах 29и 33 тех же элементов создают на ихвыходах высокие уровни. При совпадении высоких уровней на входах 35и 36 элемента И-НЕ 34 на его выходеимеется низкий уровень.Пусть на входах 24 и 25 блока 23находятся низкие уровни. Иожно показать, что на выходе блока будет также низкий уровень.Если входная информация представлена низким уровнем, то при неисправности элемента .НЕ.21 и цепи на еговыходе на выходе блока 23 находитсявысокий уровень, сигнализирующий онеисправности цепей записи,Неисправности элемента НЕ 21 ицепи на его выходе, создающие постоянный низкий уровень на входе, 24блока 23 приводят к совпадению сигналов на входах 24 и 25 блока 23 н,следовательно, к отсутствию сигналасбоя,Однако запись информации происходит правильно, так как неисправности не вызывают изменения информациина информационных входах 9 и 10микросхем 1 и 2 памяти.Если входная информация представлена высоким уровнем то неисправности элемента НЕ 21 и цепи на еговыходе, создающие постоянный высокийуровень на входе 24 блоха 23, гриводят к совпадению сигналов на входах 24 и 25 блока 23 и, следовательно, к отсутствию сигнала сбоя. Однако происходит запись верной информации, так как неисправности невызывают изменения информации наинформационных входах 9 и 10 микросхем 1 и 2 памяти.Неисправности элемента НЕ 21 ицепи на его выходе, создающие постоянный низкий уровень на входе 24,блока 23, приводят к несовпадениюсигналов на входах 24 и 25 блока 23.4Низкий уровень, поступающий на вход 24 блока 23, приводит к появлению на выходе элемента НЕ,27 высокого уровня, который поступает на вход 32 элемента И-НЕ 31. Совпадение на входах 32 и 33 элемента И-НЕ 31 5 высоких уровней приводит к появлению на его выходе низкого уровня, который поступает на вход 36 элемента И-НЕ .34. Независимо от уровня сигнала на входе 35 этого элемента на его выходе имеется высокий уровень, сигнализирующий о неисправности цепей записи. 35 Неисправности элемента И-НЕ 18или цепи на его выходе, которые создают несовпадение сигналов на входах 24 и 25 блока 23, приводят квыработке сигнала сбоя. Однако вовсех случаях происходит запись верйой информации, а сигнал сбоя указывает на неисправность цепей считывания,Для более полного контроля разрядных цепей в цикле записи можнопосле записи информации в том жецикле изменить входной уровень наинверсный и дополнительно проконтролировать всю разрядную цепь, но ужебез подачи управляющего сигнала дешифратора 22, т.е. без записи новой ЗОинфорглации,В режиме "Чтение" на адресныевходы буферных элементов 15 и 16дешифратора 22 поступает адресныйкод, на управляющий вход дешифратора 22 поступает сигнал разрешениявыборки, на вход регистра 17 поступает сигнал чтения.Чтение информации происходит изтой гликросхемы 1 или 2 памяти, на 40входе 11.или 12 которой имеется разрешающий сигнал с одного из выходовдешифратора 22. Считанная информация.в зависиглости от выбранной микросхемы 1 или 2 памяти появляется на выходе 13 или 14 и поступает на вход19 элемента И-НЕ 18.Так как считанная информацияможет быть представлена низким иливысоким уровнем, то для того, чтобыпотенциал на входе 20 Элейента И-НЕ..18 не влиял на прохождение считанного сигнала, он должен быть высоким,для чего на вход элемента НЕ 21 врежиме чтения необходимо подать низкий уровень, который через элементНЕ 21 поступает на вход 20 элемента И-НЕ 18. фНа входах 24 и 25 блока 23 могут быть разные уровни, т.е. выдается сигнал сбоя, однако в режиме"Чтение" он должен игнорироваться,При последовательном соединениинескольких ЗУ считанная информацияможет поступить на вход элементаНЕ 21 с другого ЗУ, тогда эта ин формация проходит с входа на выход данного ЗУ аналогично тому, как в режиме "Запись", так как при отсутствии обращения к данному ЗУ на выходах 13 и 14 микросхем 1 и 2 памяти имеются высокие уровни.В режиме "Хранение" на адресные входы буферных элементов 15 и 16 и дешифратора 22, на вход регистра 17 команд можно подать любые уровни. Дешифратор 22 не должен выдавать разрешагфций уровень, чтобы не было обращениЫ в какой-либо микросхеме 1 и 2 памяти, Это достигается тем, что не подается сигнал разрешения на управляющий вход дешифратора 22.Уровень, поступивший на вход 25 блока 23 и на вход элемента НЕ 21, проходит через этот элемент и поступает на вход 20 элемента И-НЕ 18, Так как в этом режиме нет обращения к накопителю, то на выходах 13 и 14 микросхем 1 и 2 памяти имеется высокий уровень, который разрешает прохождение сигнала с входа 20 элемента И-НЕ 18 на его.выход, а оттуда на вход 24 блока 23, т.е, в режиме "Хранение" возгложен контроль всей разрядной цепи так же как и в режиме "Запись.Технико-экономический эффект предлагаемого устройства по сравнению с известным заключается в повышении надежности устройства, упрощении диагностики и экономий оборудования.Предлагаемое устройство обладает более высокой надежностью, так как введен контроль записываемой ин формации и информационных цепей записи вплоть до информационных входов микросхем памяти, введен контроль информационных цепей считывания в цикле записи.Использование предлагаемого ЗУ в вычислительной системе позволяет:ввести контроль информационных цепей записи и считывания без обращения Зу на запись или считывание, т.е. в режиме хранения информации, . подавая разные уровни на информационные входы и контролируя сигналы на информационных выходах;многократной записью информации в случае сбоя или отказа отделить сбой от отказа, так как случайный сбой при повторной записи не повторится.В случае использования в процессоре кода Хэмминга предлагаемое устройство позволяет отличить неисправность или сбой элементов.хранения информации от неисправностей информационных цепей записи и считывания, что значительно упрощает диагностику и поиск неисправностей.Фиг Составитель В. РудаковДанко Техред А.Бабинец ,1(орректор С. Шекмар Редак П СС ий аб. 5/46 Тираж 594НИИПИ Государственного комитепо делам изобретений и откр 13035, Москва, Ж, Раушская сно аказ д. 4/ Патент", г. Ужгород, ул. Проектная илиал Предлагаемое устройство дает экономию в оборудовании, так как . .прохождение сигналов с информационных входов на информационные выходы ЗУ в обход микросхем памяти, но с использованием всего электронного обрампения информационного тракта ЗУ, позволяет без затрат оборудова 1056266 8ния осуществить последовательноесоединение одноименных разрядовЗУ с целью наращивания объема ЗУ,Выбор одного из нескольких последоательно соединенных ЗУ осуществлятся подачей сигнала стробированияна входы стробирования дешифраторов выборки нужного ЗУ.