Усилитель для запоминающего устройства

О П И С А Н И Е 99 е 1 озИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(088.8) вв аепаи изевретевкк и открытийДата опубликования описания 25.02,83) УСИЛИТЕЛЬ ДЛЯ ЗАПОМИНАЮЦ УСТРОЙСТВАля явие и ненте о твах на 1Изобретение относится к вычислительной технике и может быть использовано при построении микромощнцх интегральных запоминающих уст:ройств на КМДП-транзисторах.Известен усилитель на у-канальных МДП-транзисторах с запоминанием информации, построенный по триггерной схеме и использующий стробируемый транзистор для подключения усилителя к шине нулевого потенциала.В усилителе входы и выходы разделены, причем входы подключены к затво рам транзисторов, связанных со стро" бируемым ключевым транзистором, а выходы связаны с выходами триггерной схемы 1 11.Недостатками этого усилите ляются невысокое быстродейств возможность использования в и гральных запоминающих устройс КМДП-транзисторах.Наиболее близким по технической сущности к изобретению является уси" литель считывания на КМДП-транзисторах, содержащий два ключевыхМДП-транзистора И-типаи два нагрузочных МДП-транзистора -типа, соединенных по схеме триггера, два ключевых МДП-транзистора -типа, истокикоторых подключены к шине питания,а затворы - к первой управляющей шине, два МДП-транзистора сброса и -типа, стоки которых соединены со стоками соответствующих ключевыхМДП-транзисторов й-типа и с выходами усилителя, истоки - с истокамиключевых МДП-транзисторов ю-типа ис общей шиной, а затворы подключены .ко второй управляющей шине, два согласующих МДП-транзистора -типа, истоки которых соединены со стокамисоответствующих ключевых МДП-транзисторов Р-типа, стоки - с истокамисоответствующих нагрузочных МДП-транзисторов 1-типа, а затворы соответственно с первой и второй разряднымишинами Г 2 33 9991Недостатком известного усилителяявляются ограниченные функциональныевозможности, связанные с невозможностью запоминания информации, таккак в режиме считывания после установления на разрядных шинах полныхлогических уровней напряжения одиниз согласующих транзисторов закрывается, отключая, тем самым, частьсхемы триггера от шины питания, В 10результате, в случае изменения логических состояний на разрядных шинахпроисходит переключение схемы,Целью изобретения является расширение функциональных возможностей 15усилителя за счет запоминания счи-.танной информации.Поставленная цель достигается тем,что усилитель для запоминающего устройства, содержащий два ключевых гоМДП-транзистора О -типа и два нагрузочных МДП-транзистора -типа, соединенных по триггерной схеме, два ключевых МДП-транзистора Р -типа, истокикоторых подключены к шине питания, 25два МДП-транзистора сброса И-типа,стоки которых соединены со стокамисоответствующих ключевых МДП-транзисторов И -типа и с первым и вторымвыходами усилителя соответственно, Юистоки - с истоками ключевых МДП-транзисторов И -типа и с общей шиной, азатворы подключены к управляющей шине,два согласующих МДП"транзистора р-типа, стоки которых соединены с исто- З 5ками соответствующих нагрузочныхМДП-транзисторов Р-типа, а затворысоответственно с первым и вторым входами усилителя, дополнительно содержит коммутирующий МДП транзистор 40-типа, исток которого подключен кшине питания, сток - к истокам согласующих МДП-транзисторов-типа, а затвор - к управляющей шине, стокиключевых МДП-транзисторов-типа соединены с истоками соответствующихнагрузочных МДП"транзисторов-типа,а затворы - с управляющей шиной,На чертеже представлен усилительдля запоминающего устройства.5 ВУсилитель содержит два ключевыхМДП-транзистора И -типа 1 и 2, дванагрузочных МДП-транзистора-типа3 и 4, два ключевых ИДП-транзистораР-типа 5 и 6, шину 7 питания, два , 55МДП-транзистора сброса Ь-типа 8 и 9,1 О и 11 общую шину 12,управляющую шину 13, два согласующих 03 4МДП-транзистора р-.типа 14 и 15, два входа 16 и 17 и коммутирующий МДП-транзистор -типа 18.В схеме усилителя ключевые транзисторы 1 и 2 и нагруэочные транзисторы 3 и 4, соединены по триггерной схеме, причем истоки транзисторов 1 и 2 подключены к шине 12; а, обьединенные стоки транзисторов 1, 3 и 2, 4 соответственно соединены с выходами усилителя 10 и 11, истоки транзисторов 8 и 9 подключены к шине 12, затворы - к шине 13, а стоки - к выходам усилителя,10 и 11, стоки транзисторов 5 и 6 соединены с истоками транзисторов 3 и 4, истоки. - с шиной 7, а затворы - с шиной 13, стоки транзисторов 14 и, 15 подключены соответственно к.истокам транзисторов 3 и 4, затворы - соответственно к входам 16 и 17, а истоки. - к стоку транзистора 18, исток которого связан с шиной 7, а затвор - с шиной 13.Усилитель работает следующим образом.В исходном состоянии (режим хра.- нения в ОЗУ) потенциал на управляющей шине 13 соответствует логической "1". Транзисторы 5, б и 18 закрыты, а транзисторы 8 и 9 открыты. На выходах 10 и 11 устанавливаются потенциалы логического "0",. при этом транзисторы 1 и 2 закрываются, а транзисторы 3 и 4 открываются. Поскольку транзисторы 5, б и 18 закрыты, то логические состояния на выходах 10 и 11 остаются неизменными при любых логических состояниях на входах 16 и 17. Перед переходом схемы к режиму записи или считывания на входах 16 и 17 должны быть установлены разноименные логические уровни, Допустим, что на входе 16 установлен потенциал логического "0", а на входе 17 логической "1". При этом транзистор 14 открыт, а транзистор 15 закрыт,В режиме записи или считывания в ОЗУ на управляющем входе устанавливается потенциал логического "0", Транзисторы 8 и 9 закрываются, а транзисторы 5, 6 и 18 открываются, Потенциалы выходов 1 О и 11 растут за счет токов, протекающих через открытые транзисторы 18, 14 и 5 (для выхода 10) и 18 и б (для выхода 11), Так как размеры транзисторов 5 и 6 (а, следовательно, и их сопротивления) выферийных узлах блока ЗУ и повышенияпомехозащищенности,Формула изобретенияУсилитель для запоминающего уст 3 ройства, содержащий два ключевых МДП-транзистора Ь-типа и два нагру"зочных МДП-транзистора Р-типа, соединенных по триггерной схеме, цва ключевых МДП-транзистора р -типа, истоки которых подключены к шине питания, два МДП.-транзистора сброса И-типа, стоки которых соединены со стоками соответствующих ключевых ИДП-тран- зисторов И-типа и с первым и вторым выходами усилителя соответственно,истоки " с истоками ключевых МДП-.транзисторову.-типа и с общей шиной, азатвору подключены к управляющей ши"не, два:согласующих ИДП-транзистора р-типа, стоки которых соединены с истоками соответствующих нагрузочныхМДП-транзисторов 1 -типа, а затворысоответственно с первым и вторым вхо"дами усилителя, о т .л и ч а ю щ и й 2 с я тем, что, с целью расширения функциональных возможностей усилителя эа счет запоминания информации,он содержит коммутирующий МДП-транзистор"типа, исток которого под" ключен к шине питания, сток - к истокаи согласующих ИДП-транзисторовр-типа, а затвор - к управляющей шине, стоки ключевых ИДП"транзисторов-типа соединены с истоками соответствующих нагрузочных МДП-транзисторов-типа, а затворы - с управляющей шиной. Источники информации,принятые во внимание при экспертизе1, Патент Великобритании11 1539890, кл. О 11 С 7/ОО, опублик.19792. Авторское свидетельство. СССРМ 771716, кл. 0 11 С 7/00, опублик.1980. 5 Ч 99103 ббираются равными, то ток, протекаю"щий через транзисторы 18, 1 и 5будет больше и потенциал выхода 10растет быстрее, чем потенциал выхода11. После достижения потенциалами(на выходах 10 и 11) уровня срабатывания триггера (тр. 1.;.), в схемепроисходит регенеративный процесс,в результате которого на выходах 10и 11 устанавливаются полные логичес-- 1 Окие уровни сигналов. В дальнейшемусилитель сохраняет свое состояниезапоминает информацию) даже.при изменении логических состояний на входах 16 и 17, поскольку установившееся Состояние триггера может поддерживаться только открытыми транзисторами 5, 6 и 18. Для изменения состояния усилителя необходимо перейти к режиму хранения, установив на 20управляющем входе 13 потенциал логической "1", После чего на входах16 и 17 устанавливаются противоположные рассмотренным выше) логические уровни,После перехода к режиму записиили считывания принцип работы усилителя аналогичен. Для повышениячувствительности и надежности работы усилитель следует выполнять симметричным.Усилитель может быть использованв качестве разряда адресного регист"ра, "защелки" входной информации и"защелки" сигнала "Запись-считыва- з 5ние". В последнем случае на входы 16и 17 усилителя подаются прямые и инверсные сигналы после предваритель"ных инверторов, связанных с соответствующим входом интегрального ЗУ (ад" 4 ъресным, входной информации или "запись-считывание" ).Использование усилителя в интегральных ЗУ дает сокращение на 10 ьчисла интегральных микросхем в пери999103 Составитель В. Теленкоактор Л. Филиппова Техред К,иыцьо орректор И.Шулл аз 1166/7 Тираж 592 Подписно НИИПИ Государственного комитета СС по делам изобретений и открытий 35, Иосква, Ж, Раущская наб д