Запоминающее устройство с автономным контролем

(53)М. Кл6 11 С 29/00 с присоединением заявки М Государственный комитет СССР во делам изобретений и открытий(72) Авторы изобретения Г.А. Бородин, Н.И. Егорова и А.К Московский ордена Ленина энерг явител т ся к вычисли нно к заломи многоразрядн тение отно ехнике, аустройствам обре ой т наю льзованием ин анелях памяти с микросхем паения пакетных льных запоминаю со схемами обна тег мят ош тво,ваее устроии, формирдов кода Хэм.о с ибок атели проверочно одноразрядных ош ия двухразрядных ошиЯного устроистваь обнаружения х ошибо азанного у Недос являются траты за в тро ыетко зе уть при отй памяти,ичества пр излишние аппаратурнсчет избыточности вдах при обнаружениирминированных ошибоетричный характер и контроль- многокрак, имею- Возни дных пае ных раз тных де орличества щих асс кающих о стройство для ко ования циклическ тказе многоразр кодов Известно запоминасодержащее блоки памтели контрольных разминга, формировва, дешифраторсхему обнаруженбок 11 .Недостатком указаявляется невозможносмногоразрядных пакеткоторые могут возникмногоразрядных панелтакже зависимость корочных разрядов от кмационных.Известно уния и декодир О П И С А Н И Е (о 881877ИЗОБРЕТЕНИЯк двтовскомю свидательстаю Опубликовано 15,11,81, Бюллетень РЙ 42Дата опубликования описания 1 7. 1 1. 81 сАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ при передаче информации по каналам связи, использующее постоянные запоминающие устройства 1 ПЗУ) и сумматор. Устройство требует большой избыточности для обнаружения ошибок, а также большой емкости ПЗУ или большого времени на декодирование 2,Наиболее близким пр технической сущности и схемному решению является информационная память, состоящая иэ М модулей памяти по В разрядов в каждом модуле, устройство контроля; состоящее из В блоков контроля по четности и обнаруживающее ошибки при отказе модуля памяти, т.е. до В разр дов 131.0001 0010 0100 1000 20 25 30 35 40 45 50 55 нелей памяти, что приводит к снижению надежности устройства.Цель изобретения - снижение аппаратурных затрат и повышение надежности устройства.Указанная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее накопитель, первые входы которого являются . информационными входами устройства, а вторые входы накопителя подключены к выходам первого формирователя контрольных разрядов, первые выходы накопители являются информационными выходами устройства, а вторые выходы накопителя подключены к первым входам блока контроля, вторые входы которого подключены к выходам второго формирователя контрольных разрядов, дополнительно введены первый постоянный на" ,копитель, входы которого подключены . к информационным входам устройства, а выходы - ко входам первого формирователя контрольных разрядов, и второй постоянный накопитель, входы которого подклочены к первым выходамнакопителя, а выходы - ко входамвторого формирователя контрольных разрядов. На чертеже представлена блок-схема предлагаемого запоминающего устрой. ства с автономным контролем.Предлагаемое устройство содержит накопитель 1, состоящий из МВ-раэряд" ных модулей памяти на интегральных запоминающих микросхемах информационные входы 2, первый постоянный накопитель 3, первый формирователь контрольных разрядов 4, информацион.ные выходы 5, второй постоянный накопитель б, второй формирователь контрольных разрядов 7 и блок контроля 8,Устройство работает следующим образом. С информационных входов 2 устройства на входы накопителя 1 поступает код числа, подлежащего записи в очередном цикле. Накопитель выполнен из М модулей памяти с разрядностью, рав ной В. Постоянный накопитель 3 выпол нен также из М модулей и на каждый иэ модулей поступает группа разрядов, соответствующая одному модулю накопителя 1. Число входов модулей постоянного накопителя 2 (они служат адресными входами) равно разрядности модут лей накопителя 1, т.е, равно В. В связи с тем, что как для запоминающих микросхем, так и для модулей памяти характерен ассиметричный характер ошибок при возникновении отказов, то для всех слов, хранящихся в модуле постоянного накопителя 3, а их 2Ь достаточно иметь всего В 1 различных комбинаций (В 1 =1+ 1 оц, В, где 1 оз 8- целая часть числа), если закодировать все 2 Ь комбинации следующим образом; одна кодовая комбинация - 0000 для всех комбинаций, содержащих всего одну единицу в коде иэ В разрядов - одна кодовая ком- бинация для всех комбинаций,содержащих две единицы в коде из В разрядоводна кодовая комбинация - 1100 и т,д.одна кодовая комбинация - 111Т,е. для кода иэ В разрядов необходимо всего (2 а +1) комбинация для того, чтобы после отказа можно было бы обнаружить ошибку, кратностью до В разрядов в пределах одной панели памяти. Следовательно, разрядность слова, хранящегося в модуле постоянного накопителя 3, определяется из выражения: В 1 = 1+ од, В 1 . Полученные М групп по В 1 разрядов с первого этапа кодирования поступают на первые формирователи контрольных разрядов 4, где производится второй этап кодировки по следующему алгоритму: первые разряды кодов иэ М модулей постоянного накопителя 3 поступают на 1-ый формирователь четности. Вторые разряды кодов иэ М модулей постоянного накопителя 3 поступают на 2-ой формирователь четности, И так далее. На В 1-ый формирователь с М модулей постоянного накопителя 3 поступают В 1-ые разряды. Все В 1-ые формирователи четности определяют четность поступивших на их входы комбинаций и затем полученные В 1-ые разряды контрольного кода записываются в контрольные разряды накопителя . При этом количество контрольных раэрядов, необходимых для обнаруженияошибок до В разрядов, каждого модуляВ 1 сВ. При декодировании информацион881877 ные разряды поступают на входы второго постоянного накопителя 6 теми же группами что и на входы первого пос"тоянного накопителя 3, Первый этапкодировки производится аналогично 5постоянному накопителю 3, Далее Мгрупп по В 1 контрольных разрядов пос"тупают на входы второго формирователяконтрольных разрядов 7, где .аналогич"но первому формирователю 4 произво одится определение В 1-го разряда, которые поступают затем на одну группувходов блока контроля 8, на другуюгруппу входов которого поступают выходы контрольных разрядов накопителя 1, где и производится выработкасигнала ошибки, если коды не совпадают. Рассмотрим один иэ возможных конкретных вариантов. Пусть В=4. Тогда кодировка на первом постоянном накопителе 3 может выглядеть так:1. 0000-0002. 0001 2500100100-00110003;, 0011010110010110-01010 О11004. 011110111101-0111110,5. 111-100 В=4 В 1=3 40Поскольку, учитывая характер ошибок в микросхемах памяти и модулях памяти, при отказе слово, принадлежащее одной группе, может перейти только в другую группу, то естест 45 венно, оно имеет другой контрольный код, который в формирователях четности соответствующих разрядов приводит к изменению 1 на 0 или наоборот,то при считывании она будет обнаруже 50 на. 6Применение изобретения позволяетсущественно. снизить аппаратурныезатраты. и тем самым и стоимость устройства эа счет экономии контрольных разрядов. Так при 3-х контрольныхразрядах могут быть обнаружены ошибки в панелях с В 7. При 4-х контрольных разрядах могут быть обнаруженыошибки в панелях с В 15 и т.д. Крометого, уменьшение количества контрольных разрядов ведет и к повышению надежности работы устройства за счетснижения вероятности возникновенияошибок.Формула изобретенияЗапоминающее устройство с автономным контролем, содержащее накопитель,первые входы которого являются информационными входами устройства, а вторые входы накопителя подключены к вьг.ходам первого формйрователя контрольных разрядов, первые выходы накопителя являются информационными выходамиустройства, а вторые выходы накопителя подключены к первым входам блокаконтроля, вторые входы которого подключены к выходам второго формирователя контрольных разрядов, о т -л и ч а ю щ е е с я тем, что, с целью снижения аппаратурных затрат иповьппения надежности, оно содержитпервый постоянный накопитель, входыкоторого подключены к информационнымвходам устройства, а выходы - ко входам первого формирователя контрольныхразрядов, и второй постоянный накопитель, входы которого подключены кпервым выходам накопителя, а выходы -ко входам второго формирователя контрольных разрядов.Источники информации,принятые во внимание при экспертизе1. Патент США У 3573728,кл. 6 11 С 29/00, опублик. 1972.2.Специализированные и комбиниро-.ванные вычислительные устройства. Межвузовский сборник научных трудов, Вып.каз 9986/80 ТиражВНИИПИ Государственнопо делам изобретени113035, Москва Жо комитета СС д. 4/5 иал ППП "Патент", г. Ужгород, ул. Проектн Сост епактор Л. Тюрина Техооткрытийушская наб енкоКорректор Л, Бокшан Подписное