Долговременное запоминающее устройствосо встроенным контролем

ОП ИСАЙИ Е ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскииСоциапистическихРеспубпик 830588ло делам изобретений и открытий(72) 4 вторы изобретения 7 Заявитель ОЛГОВРЕМЕННОЕ:ЗАПОМИНАЛЦЕ СО ВСТРОЕННЬЙ КОНТРОЛЕ ТРОЙСТВО к вычисл НО К ДОЛГО устройствам а:томинающих типа, и мо 5 защить яво устройстот разрушется периодианимой инфорв тно эапомина ащитой информаотором произ осстановлени и я, в ское о аписи посления,. что необмации с каждого ходимо разруше ванияомощью пере икла считыв запомним информ ющих элементов с и в цикле счить Од тельнако такое устройство затрудни- применять в случаях, когда рация информации производится большое количество циклов счи. я еген е ыва Изобретение относиттельной технике, а имевременным запоминающим(ДЗУ) на интегральныхмикросхемах словарногожет быть использовано длинформации от разрушениных сегментах памяти,Известно запоминающее устройство,содержащее регистр запоминания кодавремени хранения информации 2.Однако при отключении питанияинформация в регистре может быть потеряна, что в ряде случаев недопустимо,Известно запоминающее устройство,в котором учитывается технологический разброс за счет введения специальных ячеек-датчиков, управляющихчастотой регенерации информации взапоминающем устройстве31,Однако вследствие предназначенияего для оргакизации регенерации в динамических полупроводниковых ОЗУего затруднительно использовать длязащиты информации в долговременныхзапоьщнающих устройствах, Не защищено оно и от,сбоев из-за снижениянапряжения источников питания.Наиболее близким по техническойсущноСти к предлагаемому являетсязапоминаклцее устройство с защитой0588 4 10 15 20 30 25 позволяет учесть условия эксплуатации,40 45 50 55 3 83 информации от разрушения, содержа;шее блок ППЗУ на МНОП-транзисторах входной и выходной регистры, датчик контрольного сигнала на МНОП-транзисторе, пороговый элемент, формирователь сигнала регенерации. В Таком устройстве регенерация производится для всего объема памяти 4 . Однако известно, что очень часто долговременные запоминающие устройства исйользуются для отладки программ, микрокЬманд, констант для ПЗУ в специализированных управляющихвычислительных устройствах, Поэтомув процессе отладки возникает необходимость изменять отдельные команды, .константы в блоке памяти, а сегментная организация памяти подобных уст.ройств заставляет менять даже из-за одной команды содержимое всего сегмента памяти. После смены информации в нем время до будущей перезаписи для этого сегмента будет значительно больше,.чем для других сегментов, в которых подобная перезапись происходит значительно раньше,Перезапись всего объема памятииз-за одной команды и нерациональнаи невыгодна, ибо тратится ресурс поциклам перезаписи в МНОП-транзисторе, который сильно ограничен (длясерийно выпускаемых микросхем онсоставляет всего 1 О циклов). Крометого, один контрольный датчик не технологический разброс и многоедругое, что сказывается на временихранения информации в различных сегментах памяти. Все это не позволяет рационально использовать реально возможный срок службы для каждого сегмента в отдельности.Цель изобретения - повышение надежности устройства.Поставленная цель достигается тем, что в долговременное запоминающее устройство со встроенным контролем, содержащее блок памяти, входы которого соединены с выходамидешифратора, регистр адреса, выходкоторого подключен к одному из входов дешифратора, блок управления,первый выход которого соединен совходом регистра адреса, второй выход блока управления подсоединен кдругому входу дешифратора, и пороговый элемент, введены два последовательно соединенных буферных регистра, компаратор и счетчик, вход которого соединен с одним из выхоцовкомпаратора, выход счетчика подключен к одному из, входов блока управления, другой вход которого подсоединен к другому выходу. компаратора,первый и второй входы компараторасоединены. соответственно с выходамибуферных регистров, выход порогового элемента подключен к одному извходов первого буферного регистра,другой вход которого соединен свыходом регистра адреса, второй входвторого буферного регистра подсоединен к третьему выходу блокауправления, четвертый выход которогосоединен с одним из входов порогового элемента, выход порогового элемента подсоединен к третьему входувторого буферного регистра, пятыйвыход блока управления соединен стретьим входом компаратора, другойвход порогового элемента подключенк выходу блока памяти.На чертеже представлена функциональная схема предлагаемого устройстВаеУстройство содержит блок 1 памяти, состоящий из запоминающих сегментов 2, дешифратор 3, регистр4 адреса, блок 5 управления, буферные регистры б и 7, компаратор 8,счетчик 9, пороговый элемент 1 О,выходы.11 и 12 компаратора 8.Устройство работает следующимобрбзом,Для обеспечения работы устройства в дополнительный контрольный разряд каждого слова в режиме записизаписывается логическая "единица"Известно, что наибольшему разрушению от всех разрушающих факторовподвергается при хранении "единица"В процессе считывания информациииз ДЗУ изменяющаяся величина выходного сигнала записанной "единицы"с дополнительной разряда поступает на пороговый элемент 1 д, порогсрабатывания которого выбран выше,чем у остальных (информационных)разрядов блока 1 памяти. Это позволяет ранее чем перестанут надежносрабатывать усилители считыванияинформационных разрядов блока 1 памяти определить момент наступлениярегенерации информации. При этом,если произошло однократное срабатывание порогового элемента 10, товыходной сигнал с него записываетв регистр 6 код адреса сегмента,830588 650 . средств на изготовление нового подобного ДЗУ для отладки программ. Формула изобретения 5поступающего со старших разрядоврегистра 4 адреса. Поскольку однократный сбой может быть случайным,то устройство ожидает следующегосбоя, Когда поступает следующий5сбой, код адреса сегмента с предыдущим сбоем поступает в регистр 7,а в регистр 6 записывается код адреса сегмента с новым сбоем, По сигналу из блока 5 управления в компараторе 8 производится сравнениекодов, поступающих из регистра 6 ирегистра 7., Если коды разные, тоэто означает, что причина выходаиз области устойчивой работы общая 15(скачок питания, изменение климатических условий больше допустимогопредела и т.п.), и необходимо устранить причины, порождающие этисбои. Информация о несравнении кодов 20поступает в блок 5 управления пошине 11, Если коды равны, то этоозначает, что происходят сбои в одном сегменте 2 памяти, что означает, в свою очередь, что ресурс хранения информации в данном сегментеисчерпан. Необходимое число сбоево принятии решения считается всчетчике 9 по сигиапу сравнения,поступающему по шине 1 О. После этого З 0должен быть организован процесс перезаписи информации в сегменте, адрескоторого хранится в регистре 6,Использование изобретения позволяет более точно определять момент35регенерации информации для каждогоотдельного сегмента памяти, чтообеспечивает гибкость в отладке программ, микрокоманд и констант.Поскольку ресурс хранения в норч 40мальных условиях и во всем диапазоне климатических изменений сильноразличается (для МНОП-структур серийного производства в 1,5 раза), тобез применения данного изобретениябыло бы необходимо период регенерации производить по наихудшему варианту для наихудшей ячейки сразуво всем блоке памяти. Однако условияэксплуатации различны в реальных 50условиях (ппохие сменяются хорошимии наоборот), и поэтому недоиспользован ресурс по хранению для каждого сегмента в отдельности. Применениепредлагаемого устройства позволяет в 1,5 раза повысить срок службыДЗУ, а это эквивалентно экономии до Долговременное запоминающее устройство со встроенным контролем, содержащее блок памяти, входы которого соединены с выходами дешифратора, регистр адреса, выход которого подключен к одному из входов цешифратора, блок управления, первый выход которого соединен со входом регистра адреса, второй выход блока управления подсоединен к другому входу дешифратора, и пороговый элемент, о т л и ч а ю щ е е с я тем, что, с целью .повышения надежности устройства, в него введены два последовательно соединенных буферных регистра, компаратор и счетчик, вход которого соединен с одним из выходов компаратора, выход счетчика подключен к одному из входов блока управления, другой вход которого подсоединен к другому выходу компаратора, первый и второй входы компаратора соединены соответственно с выходами буферных регистров, выход порогового элемента подключен к одному из входдв первого буферного регист-. ра, другой вход которого соединен с выходом регистра адреса, второй вход второго буферного регистра подсоединен к третьему выходу блока управления, четвертый выход которого соединен с одним из входов порогового элемента, выход порогового элемента подсоединен к третьему входу второго буферного регистра, пятый выход блока управления соединен с третьим вхо" дом компаратора, другой вход порогового элемента подключен к выходу блока намяти. Источники информации,принятые во внимание при экспертизе 1. Патент Франции Ф 2204012,кл. С 11 С 7/00, опублик. 1974,2. Патент США Р 3737879,кл. 6 1 С 7/00, опублик. 1973. 3. Патент Спй У 3796998,кл. 340-73, опублик. 1974,4. Авторское свидетельство СССР У 580587, кле С 11 С 29/00, опублик,1978 (прототип).830588 Составитель А.Воронинкина Техред Н.Майоров Корректор О. Била Редакто ого ии и Раиал ППП "Патент", г. Ужгород, ул, Проектная,Заказ 2757 23ВНИИП1130 Тираж 6Государствелам изобреМосква, Ж Подписимитета СССРткрытийская наб д, 4