Запоминающее устройство с самоконтролем

Союз СоветскннСоцнапнстнческннРеспубики ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ о 1830587(23) Приоритет Игр во аллам нзобретеннй н стррцтнй(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ Изобретение относится к вычислительной технике, .в частности к запоминающим устройствам (ЗУ), выполненным нз полупроводниковых элементах.Известно устройство, содержащеенакопитель, адресный блок и блокформирования данных, подключенные кблоку управления, счетчик, регистры и блок сравнения 1,1 ОНедостатком данного устройстваявляется невозможность проверки исправности электронного "обрамления".Наиболее близким техническим решением к изобретению является эапо 15минающее устройство, содержащее блокпамяти, соответствующие входы которого соединены с выходами дешифратора адреса и регистра ввода, а выходы - со входами регистра вывода,выходы которого соединены со входами блока контроля, выход блока контроля подключен ко входу генераторатактовых импульсов, выход которого подключен ко входу счетчика адреса,выходы счетчика адреса соединены ссоответствующими входами дешифратора адреса, После предварительнойзаписи тестов логического 0 илилогической "1" производится считывание информации с ряда запоминающих ячеек и ее контроль на схемахсовпадения 21.Однако такая структура ЗУ непозволяет определить неисправностьэлектронного "обрамления" запоминающих элементов - дешифраторовадреса, что может привести к неправильному функционированию ЗУ вцелом, В то же время дпя проверкиЗУ требуются специальные схемы совпадения, отвечающие данным логическим уровням, считываемым с рядазапоминающих элементов, что усложняет устройство в целом и снижаетего надежность.Цель изобретения - повышение надежности устройства,830587 4вестным в том, что исключаются схемы совпадения, определяющие соответствие считываемых сигналов уровням логического "0" или логической "1", осуществляется возможность контроля5встроенных в блок памяти дешифраторов адресов, При этом проверка блока памяти производится при помощи стандартного устройства контроля по10 модулю два Формула изобретения Поставленная пель достига тся тем, что в устройство введены блок формирования тестовых кодов, вход которого соединен с выходом генератора тактарых импульсов, а выход - со входом регистра ввода.При этом блок формирования тестовых кодов выполнен на триггере Т,На чертеже представлена структурная схема предлагаемого устройства.ЪУстройство содержит регистр ввода, блок 2 памяти, регистр 3 вывода, дешифратор 4 адреса, счетчик 5 адреса, генератор 6 тактовых импульсов, блок 7 контроля, блок формцрава.ил теставых кОдОВ, Выпал нен-.ьй ла Т три 1 Г ер е 8 а шина 9 у с Гаав 1 д на 10 установки 0Устрайс гво работает следующим образам.В режиме контроля "а шины 9 и 10 установки "1", "0" поступают в пративаф,-,.зс логические сигналы, Ь зависимости ат комбинации фаз на шинах 9 и 10 на выходе Т-триггера 8 устана 1 ) к5 вливается сигнал логическойили лагпческага "0", который при работе генератора 6 тактовых импульсов заппсываотся В блОк 2 памятнаПри одновременном поступлении сигналан лагическои "1 на шины 9 и 10разрешается рабата Т-триггера 8 па счетному входу С, 3 этсм случае при работе генератора, в блок 2 памяти .поочередно, байтами записываются сигналылогической "1" и логическо 11033Проверка исправности блока памяти осуществляется путем считывания контрольных тестов при помощи блокаконтроля на четное числа адноуровневых символов в байте. При обнару- кении ошибки сигнал с выхода блока 7 контроля блокирует работу генератора тактовых импульсов,45Предлагаемое запоминающее устройство имеет преимущества перед из 1. Запоминающее устройство с самоконтролем, содержащее блок памяти,соответствующие входы которого соединены с выходами дешифратора адреса и регистра ввода, а выходы - со входами регистра вывода, выходы которого соединены со входами блока контроля, выход блока контроля подключен ко входу генератора тактовых импульсов, выход которогоподключен ко входу счетчика адреса, выходы счетчика адреса соединены с соответствующими входами дешифрптора адреса, о т л и ч а ю - щ е е с я тем, что, с целйо повьппения надежности устроиства, оно содержит блок фсрмирования тбстовык кодов, вход которого соединен с выходом гейератора тактовых импульсов, а выход - со входом регистра ввода.2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем ,что блок формирования тестовых кодов выполнен на триггере Т. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР 11. 601762, кл, С 11 С 29/00, 1976. 2, Патент США У 4055754,кл. 235-302 опублик. 1977 (прототип).830587 Составитель В.Вак Техред Н.Майоро Корректор О.-Била Редакто тк но коми т ская Филиал ППП Патент , г, Ужгород ул. Проектн аказ 2757 23 ВНИИПИ по 11303Тираж 6 5 Государственного елам изобретений Москва, Ж, Р Пода СССРийнаб., д