Цифровое устройство для воспроизве-дения функций

О П И С А Н И Е1809126ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистическихРеспублик К .АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(51) М. Кл. О 06 Г 1/02 Гееударстввивыл каннтет СССР ав делан нзабретекий н юткрытнй(72) Авторы изобретения А. Н. Флоренсов и В. И. Потапов Омский политехнический институт(71) Заявитель(54) ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ВОСПРОИЗВЕДЕНИЯ ФУНКЦИЙИзобретение относится к вычислительной технике и может быть использовано для аппаратурной реализации функций в специализированных и универсальных быстродействующих цифровых вычислительных машинах, 5Известно устройство, содержащее регистры старших и младших разрядов аргумента, блоки памяти, блоки умножения и сумматор 1.Недостаток известного устройства состоит в ограниченной точности.Наиболее близким к предлагаемому является устройство, содержащее регистры старших и младших разрядов аргумента, два коммутатора, первый буферный регистр, сумматор, регистр результата, первый, второй и третий блоки памяти, адресные входы которых подключены к выходу регистра старших разрядов аргумента, а выходы первого, второго блоков памяти и первого буферного регистра соединены соответственно с первым, вторым и третьим входами перво го коммутатора, выход которого подключен к.первому входу сумматора, выход которого подключен ко входам регистра результата и первого буферного регистра, выход третьего блока памяти соединен. с первым входом второго коммутатора, а управляющие входы первого и второго коммутаторов подключены соответственно к первому и второму выходам блока управления 12.Однако такое устройство характеризуется возможностью применения лишь для малоразрядных ЦВМ.Цель изобретения - расширение класса решаемых задач за счет возможности применения с ЦВМ средней и большой разрядности.Поставленная цель достигается тем, что в устройство введены четвертый и пятый блоки памяти, второй буферный регистр, третий коммутатор и блок деления, вход делимого которого соединен с выходом второго коммутатора, а выход делителя подключен к выходу сумматора, выход блока деления через второй буферный регистр соединен с первым входом третьего коммутатора, второй вход которого соединен с выходом регистра младших разрядов аргумента, выход третьего кОммутатора подключен ко второму входу сумматора, адресные входы четвертого и пятого блоков памяти соединены с выходом регистра старших раз 809126рядов аргумента, а их выходы соответственно с четвертым входом первого и вторым входом второго коммутаторов, управляющий вход третьего коммутатора подключен ко второму выходу блока управления.Вычисление значений функции в предлагаемом устройстве производится на основе следующих соотношений. Пусть задана функция Г(х), О (3.(х (б (1, удовлетворяющая условию /Г(х)/ (1, значения аргумента Х представляются и разрядным двоичным кодом, а значения функции 1 = Г(Х) треО буется находить с и верными двоичными циф рами после запятой. Фиксируем значение параметра К, 1 ( К (и, и разбиваем аргумент Х = 0, Х, Хг,Х. в сумму двух слагаемых Хо 0 Х 4 Хк 0 0 и Х 00, си Хк, Х = Хо+ АХ.Расчеты показывают, что значения заданной функции Г(Х) можно аппроксимировать выражением11(Х) = А(Хо) + рд-у, (1) 2 ОВ(Х о)Е(Хо)ьХгде коэффициенты А(Хо), В(Хо), С(Хо), Р(Хо) и Е(Хо) зависят только от промежуточного аргумента Хр, но не зависят от ДХ и определяются следующим образом через вспомогательные функции ф 2), /ф(2):ф 2) = ф(2) - с)(2) Фз(2)/фз(2) -- Ф,(2) ф 4(2) ;ЗО9(2) =Ф 1(2) Ф 4(2) Фг(2) Фз(2)/4Значение параметра К для, получения верными всех двоичных разрядов результата п необходимо при этом взять из выражения К = (и+1+одгМ)/5, где М= 0(24 Ь0С 2 Срз(2) + 4 Р(2) сф 2) + СР(2+Ф ) Чф (2)М)11Значения коэффициентов А(Хо), В(Хо), С(Х ), Р(Хо) и Е(Хо) предварительно рассчитываются по указанным формам и запоминаются по соответствующим адресам блоков памяти предлагаемого устройства,На чертеже представлена блок-схема устройства.Цифровое устройство содержит блоки 1, 2, 3, 4 и 5 памяти, регистр 6 старших разрядов аргумента, первый коммутатор 7, сумматор 8, регистр 9 результата, регистр 10 младших разрядов аргумента, третий коммутатор 11, первый буферный регистр 12, второй буферный регистр 13, блок 14 деления, второй коммутатор 15, блок 16 управления.Предлагаемое устройство работает следующим образом.В первом такте по адресу Хо, передаваемому с выхода регистра 2 старших разрядов аргумента на входы блоков 1, 2, 3, 4 и 5 памяти, на выходах блоков памяти появляются соответственно значения коэффициентов Е(Хо), С(Хо), Р(Х,о), А(Хо) и В(Хо) Значение коэффициента Р(Хо) через первый вход второго коммутатора 15, подключаемого в этом такте блоком 16 управления, передается на вход делимого блока 14 деления, Одновременно с этим на вход делителя блока 14 деления с выхода многоразрядного комбинационного сумматора 8 поступает Е(Хо) а Ь)(образованное в результате подачи на этот сумматор через первый вход первого коммутатора 7 значения коэффициента Е (Х ) с выхода блока 1 памяти и подачи на другой вход сумматора через первый вход третьего коммутатора 11 значения приращения ЬХ, хранящегося на регистре 10 младших разрядов аргумента. В результате выполнения первого такта на выходе блока деления образуется значение Р (Х о) / Е (Х о) + 4 Х, запоминаемое на втором буферном регистре 13.Во втором такте работы значение промежуточного результата Р(Хо)/Е(Хо) + ЬХ через второй вход третьего коммутатора со/1 Е(Ха) + М запоминается на втором буферном регистре 13.В последнем, четвертом, такте работы устройства на многоразрядном комбинационном сумматоре 8 происходит сложение значения коэффициента А (Хд), поступающего через четвертый вход первого коммутатора с выхода блока 4 памяти, и промежуточного результата, поступающего через второй вход третьего коммутатора 11 с выхода второго буферного регистра 13, что дает согласно формуле (1) искомое значение функции, запоминаемое на регистре 9 результата.Таким образом; предлагаемое устройство расширяет область применения аппаратурной реализации ряда функций, в частности элементарных, на ЦВМ средней и боль- З 5 шой разрядности. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР575647, кл. б 06 г 7/38, 977. 4 О 2. Авторское свидетельство СССР по заявке2415788/18 - 24, кл. 6 06 Г 1/02,20.04.77 (прототип).Формула изобретения второго буферного регистра 13 и значение коэффициента С(Хо) через второй вход первого коммутатора с выхода блока памяти поступают на многоразрядный комбинационный сумматор, образуя результат Р = С(ХО) + Р (Х АДЕ (Х о) + ЬХ 1, запоминаемый на первом буферном регистре 12.В третьем такте работы устройства на вход делимого блока 14 деления через второй вход второго коммутатора 15 с выхода блока 5 памяти поступает значение В Хо), а на вход делителя с выхода многоразрядного комбинационного сумматора 8 -значение С(Хо) + ЬХ+ Р(Хо)/Е(Хо) + ЬХ, образуемое путем сложения на последнем значении приращения ЬХ, передаваемого через первый вход третьего коммутатора 11, и поступающего через третий вход первого коммутатора с первого буферного регистра 12 значения Р; Результат деления Ч = В(Х)/(С(Хф) + ЬХ + Р(Хе)/ Цифровое устройство для воспроизведения функций, содержащее регистры старших и младших разрядов аргумента, два коммутатора, первыйбуферный регистр, сумматор, регистр результата и три блока памяти, адресные входы которых подключены к выходу регистра старших разрядов аргумента, а выходы первого и второго блоков памяти и первого буферного регистра соединены соответственно с первым, вторым, и третьим входами первого коммутатора, выход которого подключен к первому входу сумматора, выход которого подключен ко входам регистра результата и первого буферного регистра, выход третьего блока памяти соединен с первым входом второго коммутатора, а управляющие входы первого и второго коммутаторов подключены соответственно к первому и второму выходам блока управления, отличающееся тем, что, с целью расширения класса решаемых задач за счет возможности применения с ЦВМ средней и большой разрядности, в него дополнительно введены четвертый и пятый блоки памяти, второй буферный регистр, третий коммутатор и блок деления, вход делимого которого соединен с выходом второго коммутатора, а выход делителя подключен к выходу сумматора, выход блока деления через второй буферный регистр соединен с первым входом третьего коммутатора, второй вход которого соединен с выходом регистра младших разрядов аргумента, выход третьего коммутатора подключен ко второму входу сумматора, адресные входы четвертого и пятого блоков памяти соединены с выходом регистра старших разрядов аргумента, а их выходы соответственно с четвертым входом первого и вторым входом второго коммутаторов, управляющий вход третьего коммутатора подключен ко второму выходу блока управления.Составители Д. КТехред А. БойкасТираж 745сударственного комм изобретений и оа, Ж - 35, Раушскатент, г. Ужгород,Редактор Н. Кузнецова Заказ 8/56 ВНИИПИ Г по дел 113035, Моск Филиал ППП ПарасовКорректор ЮПодписноентета СССРткрытийя наб., д. 4/5ул Проектная 4