Устройство для цифрового функционального преобразования

Союз Советски кСоциалистическихРеспублик О П И С А Н И Е (п)985792ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 13. 07; 81 (21) 3314580/18-24 с присоединением заявки Эй Ьеуааротесииый комитет. СССР до делам изобретений и открытий(088,8) Дата опубликования описания 30. 12. 82 72) Авторы изобретен(54) УСТРОЙСТВО ДЛЯ ЦИФРОВОГО ФУНКЦИОНАЛЬНОГО ПРЕОБРАЗОВАН являе Изобретение относится к автомати-, ке и вычислительной технике и может найти применение для кусочно-линейного Функционального преобразования цифровых сигналов.Известен цифровой функциональный преобразователь, содержащий .Формирователь кода аргумента, блок сравнения кодов, блок вычитания кодов, множительный блок, блоки памяти, коммутаторыи выходной сумматор1 3.оИзвестей также цифровой Функциональный преобразователь, содержащий блок формирования кода номера отрезка, дешифратор блоки памяти, генератор импульсов, элемент запрета, группу элементов И, счетчики, блоки сравнения кодов и выходной реверсивныйсчетчик 2 )Общим недостатком известных преоб.2 О разователей является ограниченный диапазон скорости изменения аргумента.Наиболее близким к предлагаемомутся устройство для цифрового 2функционального преобразования, содержащее входной регистр, подключенный информационными входами к шинам ввода агрумента, первый реверсивный счет" чик, выходы которого соединены с выходами устройства и с первой группой входов первого блока вычитания кодов, подключенного старшим разрядом вто" рой группы входов к выходу старшего разряда блока памяти, выходом знака разности - к входу управления реверсом первого реверсивного счетчика, выходами кода разности - к управляющим входам управляемого делителя час тоты, а выходом обнуления - к входу стробирования управляемого деленйя частоты и к первому входу первого элемента И, соединенного вторым входом с выходом генератора импульсов, а выходом " с сигнальным входом управляемого делителя частоты, выход которого подключен к счетному входу первого реверсивного счетчика, причем выходы входного регистра через дешифра98579 тор адреса соединены с входами блока памяти, подключенного выходами младших разрядов к младшим разрядам второй группы входов первого блока вычитания кодов, соединенного выходом обнуления с управляющим входом входного регистра 13 3Недостатками прототипа являются ограниненный диапазон скорости изменения аргумента и пониженная динами О ческая точность преобразования, так как для нормальной работы устройства необходимо ограничивать крутизну изменения аргумента функции для исключения пропусков участков аппроксима ции при воспроизведении функции,Цель изобретения - расширение диапазона скорости изменения аргумента и повышение динамической точности преобразования.Поставленная цель достигается тем, что в устройство для цифрового функционального преобразования, содержащее входной регистр подключенный ин25 формационными входами к шинам ввода аргумента, первый реверсивный счетчик, выходы которого соединены с выходами устройства и с первоЙ группой входов первого блока вычитания кодов, подЗО ключенного старшим разрядом второй группы входов к выходу старшего разl ряда блока памяти, выходом знака разности - к входу управления реверсом первого реверсивного счетчика, выходами кода разности - к управляющим входам управляемого делителя частоты, а выходом обнуления - к входу стробирования управляемого делителя частоты и к первому входу первого элемента И, соединенного вторым входом с выходом ф генератора импульсов, а выходом - с сигнальным входом управляемого делителя частоты, выход которого подключен к счетному входу первого реверсивного счетчика, дополнительно введены второй блок вычитания кодов, второй реверсивный счетчик, группа компараторов, группа регистров опорных кодов, второй элемент И, триггер, элемент задержки, группа элементов И и сумматор,50 соединенный первой группой входов с выходами входного регистра, младшим разрядом второй группы входов - с выходом триггера, а выходами - с первой группой входов второго блока вычита ния кодов, подключенного второй группой входов к выходам второго реверсивного счетчика и к адресным входам бло 2 4ка памяти, выходами кода разности - кпервым группам входов компараторовгруппы, выходом обнуления - к первомувходу второго элемента И и к стробирующим входам компараторов, а выходомзнака разности - к входу управленияреверсом второго реверсивного счетчика и к установочному входу триггера,соединенного входом обнуления с упра"вляющим входом входного регистра и свыходом второго элемента И, подключенного вторым входом к выходу обнуленияпервого блока вычитания кодов и черезэлемент задержки к счетному входу второго реверсивного счетчика, причем выходы регистров опорных кодов соедине.ны соответственно с вторыми группамивходов компараторов группы, подключенных выходами к входам управлениякоэффициентом пересчета первого реверсивного счетчика и к первым входам элементов И группы, соединенныхвторыми входами с выходами младшихразрядов блока памяти, а выходамис младшими разрядами второй группывходов первого блока вычитания кодов,На фиг, 1 изображена блок-схемаустройства для цифрового функционального преобразования; на фиг. 2 - график воспроизводимой функции, поясняющий работу устройства,Устройство (фиг. 1) содержит первый реверсивный =четчик 1, выходы которого соединены с выходами устройства и с первой группой входов первогоблока 2 вычитания кодов. Блок 2 подключен старшим разрядом второй группы входов к выходу старшего разрядаблока 3 памяти, выходом ч кода разности - к управляющим входам управляемого делителя 5 частоты, выходом 6знака разности - к входу управленияреверсом реверсивного счетчика 1, авыходом 7 обнуления - к входу стробирования делителя 5 частоты и к первому входу первого элемента И 8. Элемент И 8 соединен вторым входом с выходом генератора 9 импульсов, а выходом - с сигнальным входом делителя 5,выход которого подключен к счетномувходу счетчика 1, Входной регистр 10соединен информационными входами с шинами 11 ввода аргумента, а выходамис первой группой входов сумматора 12.Сумматор 12 соединен младшим разрядом второй группы входов с выходомтриггера 13, а выходами - с первойгруппой входов второго блока 11 вычитания кодов. Блок 11 подключен вто"5 9857рой группой входов к выходам второгореверсивного счетчика 15 и к адресным.входам блока 3 памяти, выходами 16 кода разности - к первым группам входовкомпараторов 17, выходом 18 обнуле-.ния - к первому входу второго элемента И 19 и к стробирующим входам ком"параторов, а выходом 20 знака разности - к входу управления реверсом счетчика 15 и к установочному входу триг- огера 13. Триггер 13 соединен входомобнуления с управляющим входом входного регистра 10 и с выходом элементаИ 19, подключенного вторым входом квыходу 7 обнуления блока 2 вычитания икодов и через элемент 21 задержки ксчетному входу счетчика 15. Выходырегистров 22 опорных кодов соединенысоответственно с вторыми группами входов компараторов 17, подключенных вы еходами к входам управления коэффициентом пересчета счетчика 1 и к первымвходам элементов И 23 группы, соединенных вторыми входами с выходамимладших разрядов блока 3 памяти, а 2 звыходами - с младшими разрядами второй группы входов блока 2 вычитаниякодов.Устройство работает следующим образом. 308 блок 3 памяти заносятся ординаты.узловых точек Функции преобразова,ния т(х ),где 1 с=0, 1, 2.причемв первую ячейку заносится нулевой код.По выодноу коду реверсвизг счетчика 15, разрядность которого определяется количеством узловых точек,хранимых в блоке 3, находится код узловой точки соответствующего знацения Функции преобразования. С помощью блока 2 вычитания кодов и управляемого делителя 5 автоматически устанавлива" ется коэффициент наклона аппроксимирующих отрезков.В блоке 14 вычитания кодов, опреде" ляется разность между поступившим и предыдущим значениями аргумента. По" лученная разность поступает на входыкомпараторов 17, где сравнивается ссоответствующими опорными кодами регистров 22. По срабатыванию соответствующих компараторов устанавливается коэффициент пересчета разности счетчика 1 и разрядность второй группы входов блока.2 вычитания, определяю 5 щая дискретность воспроизведения функции в зависимости от скорости измене" ния (крутизны) аргумента, 8 случаепоступления в регистр 10 аргумента х;,92 6 значение которого находится между узловыми; точками аппроксимации, триггер13 выдает единицу на младший разрядвторой группы входов сумматора 12 привозрастании аргумента и нуль - приубывании аргумента, что необходимодля установления в блоке 14 вычита"ния кодов значения аргумента, к которому осуществляется интерполяция.Элемент 21 задержки задерживает передний фронт сигнала совпадения кодов с выхода 7 блока 2, поступающийна очередной вход счетчика 15, на время вычисления блоком 14 кода разности, В регистры 22 опорных кодов заносятся соответствующие коды, превышение которых характеризует пропуск оп"ределенного числа участков аппроксимации. В исходном состоянии счетцики 1 и15, регистр 10 и триггер 13 обнуленыи нулевой код с выходов счетчика 15 поступает на адресные входы блока 3памяти. При этом нулевой код 1(хо) из первой ячейки блока 3 поступает в блок 2 вычитания, вырабатывающий раз" ность кодов с выходов блока 3 и счетчика 1. Передний фронт сигнала совпадения с выхода 7 блока 2 поступает напервый вход элемента И 8,. закрываяего на время установки коэффициентаделения, на вход стробирования делителя 5 частоты, разрешая установку вделителекоэффициента деления, через элемент 21 задержки на вход счетчика 15, переводя его в. следующее состояние, и на второй вход эпемента И19. На .первый вход элемента,И 19 поступает передний Фронт сигнала совпадения с выхода 18 блока 14, в результате. чего элемент И 19 открывается,разрешая передачу кода следующего значения аргумента во входной регистр 10,и переключая триггер 13 в единичноесостояние,Рассмотрим работу устройства припоступлении нд его входы аргументаразличной крутизны (фиг. 2). При поступлении на входы регистра 10 кодапервого значения аргумента х 1 блоком14 вычисляется разность кодов сумматора 12 и счетчика 15, которая не превышает порогов срабатывания компараторов 17. Таким образом, разрядностьсчетцика 1 не изменяется и ни один из элементов И 23 не заперт. По кодусчетчика 15 осуществляется выборкаузловой точки соответствующего энацения функции на первом участке аппро7 9857 ксимации, которая поступает из блока 3 памяти на входы блока 2, формирующего разность кодов Г(х 1) и Г(х 0).Эта разность поступает с выходов 4 блока 2 на управляющие входы делителя 5 частоты, в котором устанавливается соответствующий коэффициент деления. После прихода на вторую группу входов блока 2 значения функции т(х 1) на выходе 7 блока 2 вырабатыва ется задний фронт сигнала обнуления, задержанный на время, необходимое для установки коэффициента деления делителя 5 частоты. По заднему фронту сигнала с выхода 7 блока 2 открывается 15 элемент И 8 и импульсы с выхода генератора 9 поступают через делитель 5 частоты на счетный вход счетчика 1, Таким образом, выполняется линейная интерполяция функции на выбранном ин тервале аппроксимации, Формируемый в счетчике 1 выходной код устройства при необходимости может быть преобразован в аналоговый сигнал соответствующим цифро-аналоговым преобразова телем.При совпадении кода счетчика 1 и кода 1(х) на выходе 7 обнуления блока 2 фоомиочется очередной импульсный сигнал совпадения, по которому элемент И 8 закрывается. По сигналам совпадения с выхода 18 обнуления блока 14 и выхода 7 обнуления блока 2 элементом И 19 выдается разрешение на считывание в регистр 10 кода следую 35 щего х;+1 (фиг. 2) значения аргумента, Передний фронт сигнала совпадения с выхода 7 блока 2, задержанный элементом 21 задержки на время, необходимое для формирования на выходах 16 кода разности блока 14, переводит счетчик 15 в следующее состояние.Счетчик 15 осуществляет выборку соответствующего значения Функции Г(х) из блока 3 памяти, В блоке 2 формиру"45 ется разность кодов Г(х) и 1(х 1), поступающая на управляющие входы делителя 5 частоты и устанавливающая коэффициент передачи на очередномучастке аппроксимации. Задним фронтом импульса совпадения с выхода 7 блока 2 элемент И 8 открывается и начинается линейная интерполяция второго участка функции.По совпадению кода счетчика 1 и55 кода Г(х ) блока 3 памяти на выходе 7 блока 2 ормируется очередной импульсный сигнал, по которому элемент И 8 закрывается, счетчик 15 переходит в 92 8 следующее состояние и через элементИ 19 дается разрешение на считываниев регистр 10 очередного значения аргумента. При поступлении в регистр 10кода аргумента х+ (фиг. 2) в блоке14 формируется разность кодов междузначениями сумматора 12 и счетчика 15,поступающая по заднему фронту сигнала с выхода 18 обнуления блока 14 навходы компараторов 17. При этом сработают компараторы, у которых входноезначение превысит пороговое (задаваемое регистрами 22 опорных кодов), устанавливают необходимую разрядностьсчетчика 1 и блокируют соответствующие выходы младших разрядов блока 3памяти через элементы И 23. Таким образом, увеличивается дискретность шага интерполяции, что позволяет выполнить интерполяцию последовательно навсех участках аппроксимации междузначениями аргумента х и х(фиг. 2)с более высокой скоростью, определяемой крутизной изменения аргумента. Покоду счетчика 15. осуществляется выборка соответствующего значения функции т(х ) из блока 3 памяти. В блоке2 формируется разность кодов г(х 5) и1(х 2), поступающая на управляющие входы делителя 5 частоты и устанавливающая коэффициент передачи на очередномучастке аппроксимации. Задним фронтомимпульса совпадения с выхода 7 блока2 элемента И 8 открывается и начинается линейная интерполяция третьегоучастка функции.Воспроизведение участков аппроксимации продолжается до момента достижения счетчиком 15 кода,содержащегося в сумматоре 12. При совпадении кодов счетчика 15 и сумматора 12 на выходе 18 обнуления блока 14 формируется импульс и по совпадению его с импульсным сигналом с выхода 7 блока 3через элемент И 19 выдается разрешение на считывание в регистр 10 очередного значения аргумента,На последующих участках аппроксимации. устройство работает аналогичновышеописанному.При изменении знака крутизны функции разность между соседними значениями узловых точек функции изменяетзнак и признак знака крутизны с выхода 6 блока 2 управляет реверсом счетчика 1, При изменении знака крутизныаргумента разность кодов счетчика 15и сумматора 12 также изменяет знак ипризнак этого знака с выхода 20 бло9 98579 ка 14 управляет реверсом счетчика 15 и состоянием триггера 13.Таким образом, предлагаемое устройство по сравнению с прототипом позволяет воспроизводить функции в бо лее широком диапазоне скорости изменения аргумента и с меньшей динамической ошибкой преобразователя, цто определяется возможностью изменения дискретности шага применения воспроизво ф димой функции в зависимости от крутизны аргумента, приводящей к изменению времени воспроизведения участков и позволяющей воспроизводить промежуточные участки аппроксимации. 15 формула изобретенияУстройство для цифрового функцио нального преобразования содержащее входной регистр, подключенный информационными входами к шинам ввода аргумента, первый реверсивный счетчик, выходы которого соединены с выходами 25 устройства и с первой группой входов первого блока вычитания кодов, подключенного старшим разрядом второй группы входов к выходу старшего разряда блока памяти, выходом знака рО- зо .ности - к входу управления реверсом первого реверсивного счетчика, выходами кода разности - к управляющим входам управляемогО делителя частоты, а выходом обнуления - к входу строби-З 5 рования управляемого делителя частоты и к первому входу первого элемента И, соединенного вторым входом с выходом генератора импульсов, а выходом " с сигнальным входом управляемо в го делителя частоты, выход которого подключен к счетному входу первого реверсивного счетчика, о т л и ц а ющ е е с я тем, что, с целью расширения диапазона скорости изменения аргумента и повышения динамической точности преобразования, в устройство введены второй блок вычитания кодов,2 10второй реверсивный счетчик, группакомпараторов, группа регистров опорных кодов, второй элемент И, триггер,элемент задержки, группа элементов Ии сумматор, соединенный первой группой входов с выходами входного регистра, младшим разрядом второй группывходов - с выходом триггера, а выходами - с первой группой входов второго блока вычитания кодов, подключенного второй группой входов к выходамвторого реверсивного счетчика и к адресным входам блока памяти, выходамикода разности - к первым группам входов компараторов группы, выходом обнуления - к первому входу второго элемента И и к стробирующим входам компараторов, а выходом знака разностик входу управления реверсом второгореверсивного счетчика и к установочному входу триггера, соединенного входом обнуления с управляющим входомвходного регистра и с выходом второгоэлемента И, подключенного вторым входом к выходу обнуления первого блокавыцитания кодов и через элемент задержки к счетному входу второго реверсивного счетчика, причем выходырегистров опорных кодов соединены соответственно с вторыми группами входов компараторов группы, подключенныхвыходами к входам управления коэффициентом пересчета первого реверсивного счетчика и к первым входам элементов И группы, соединенных вторыми входами - с выходами младших разрядовблока памяти, а выходами - с младшимиразрядами второй группы входов первого блока вычитания кодов.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРй 463116, кл. С 06 Г 15/20 19732. Авторское свидетельство СССР11 691864, кл. 6 06 Г 1 У 34, 19773. Авторское свидетельство СССР позаявке й 28550124, кл. О 06 Г 15/353,1979 (прототип).985792 Составитель С. КаэиновРедактор Н, Стащишина Техред Л.Пекарь Корректор О. Би 0166/6 За филиал ППП "Пат", г, Ужгород, ул. Про тна Тираж 7 ВНИИПИ Госуда по делам из 113035, Москва, твенногоретений-35, Рауш Подписноемитета СССткрытийая наб., д