Устройство для вычисления функций синуса и косинуса

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик о 11960809(22) Заявлено 15 . 01. 81 (21) 3287800/18-24с присоединением заявки Мо(23) ПриоритетОпубликовано 230982 Бюллетень Мо 35 151 М. Кл. 6 06 Р 7/54.8 Государственный комитет СССР но делам изобретений и открытийДата опубликования описания 23.09,82(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ СИНУСА И КОСИНУСА 10 Изобретение относится к вычислительной технике и может быть использовано для аппаратурной реализации вычисления функций синуса и косинуса в цифровых вычислительных машинах и специализированных вычислителях.Известно устройство для определения функций синуса и косинуса, содержащее блок памяти, блоки умножения, дешифратор и регистры синуса и косинусаХ.Недостатком известного устройства является накопление ошибки с увеличением значения аргумента.Наиболее близким техническим решением к изобретению является устройство, содержащее блок памяти, дешифратор, регистры синуса и косинуса, делитель аргумента, блок сложения, блок вычитания, блок выборки информации, счетчик остатка, эле-, мент задержки, блок формирования знака функции, коммутаторы, триггер и генератор итераций21.Недостатком этого устройства является то, что функции коммутации опорных значений синуса и косинуса и изменения направления интегрирования выполняются коммутатоРами, включенными в схему интегрирования.Это приводит к необходимости делатькоммутаторы излишне громоздкими и,кроме того, потребует дополнительной коммутации при считывании вычисленных значений синуса и косинуса,поскольку они меняют местоположениев регистрах синуса и косинуса в зависимости от значения аргумента. Цель изобретения - упрощение устройстваПоставленная цель достигаетсятем, что устройство, содержащее де литель аргумента, два коммутатора,счетчик остатка, элемент задержки,дешифратор, триггер, генератор импульсов, блок адресации, блок памяти, первый блок вычитания, первыйблок сложения, регистр знака, регистркосинуса и регистр синуса, причемвход аргумента устройства соединенс входом элемента задержки и информационным входом делителя аргумен та, управляющий вход и выход младших разрядов которого соединены соответственно с входом делителя аргумента устройства и первым информационным входом первого коммутатора, З 0 выход старших разрядов делителясоединен с входом регистра знака,выход элемента задержки - с первымвходом триггера, второй вход которого соединен через дешифратор с выходом счетчика остатка, вход вычитания которого соединен с выходом генератора импульсов и управляющимивходами регистра синуса, первыхблока вычитания и сложения и регистра косинуса, первые выходы регистровсинуса и косинуса соединены соответственно с первыми входами первыхблоков сложения и вычитания, вторыевходы которых соединены соответственно со вторыми выходами регистра косинуса и регистра синуса, вход генератора импульсов соединен с выходомтриггера, выход блока адресациис Входом блока памяти, содержит второй блок вычитания и второй блок сложения, выход которого соединен с 20входом блока адресации и управляющимвходом второго коммутатора, информационный вход которого соединен с выходом блока памяти, первый и второйвыходы второго коммутатора соединенысоответственно с установочными входами регистра косинуса и регистра синуса, информационные входы которыхсоединены соответственно с выходамипервого блока вычитания и первогоблока сложения, вход второго блокасложения соединен с выходом старшихразрядов делителя аргумента, выходмладших разрядов соединен с первымвходом второго блока вычитания, второй вход и выход которого соединенысоответственно с входом делителяустройства и вторым информационнымвходом первого коммутатора, выход иуправляющий вход которого соединенысоответственно с установочным входом 40счетчика остатка и выходом старшихразрядов делителя аргумента,На чертеже приведена функциональная схема устройства. 45Устройство содержит делитель 1 аргумента, вход 2 аргумента, элемент 3 задержки, вход 4 устройства для ввода делителя, счетчик 5 остатка, регистр 6 синуса, блок 7 сложения, блок 8 вычитания, регистр 9 косинуса, генератор 10 импульсов, коммутаторы 11 и 12, блок 13 адресации, регистр 14 знака, дешифратор 15, триггер 16, блок 17 памяти, блок 18 вычитания, блок 19 сложения.Устройство позволяет воспроизводить значения синуса и косинуса при дискретном задании аргумента с использованием опорных значений функций иэ блока памяти в качеСтве на чальных условий интегрирования и интегрирования на интервале, определенном остатком аргумента, получающимся после выделения иэ него целой части, выраженной в единицах дискрета задания опорных значений функцийи определяющей для синуса ближайшееменьшее по абсолютной величине опорное значение, а для косинуса - ближайшее большее по абсолютной величине опорное значение. Интегрирование реализуется при помощи итерационного принципа с использованиемрекуррентных Формул а Ь а + Ь ;Ь- а л, (2) значение синуса на 1-омшаге;значение косинуса на 1-омшаге,изменяется от "1" до значения, равного остатку аргумента, выраженному в единицах дискрета задания аргумента,дискрет задания аргумента;начальное условие для синуса,начальное условие для косинуса. где а 1Ь Для определенности считаем, чтоустройство предназначено для вычисления в 16-ти разрядной двоичнойсетке функций синуса и косинуса призадании аргумента с дискретностью2 , а опорных значений функций сдискретностью 7 Г/32,В исходном положении триггер 16устанавливают в нулевое состояниеи в блок 17 вводят опорное значениефункций синуса и косинуса для значений аргумента: О, 7 г/32, 2 Г/32,3 1 Г/32; 4 г/32, 5 1/32; 6 /32;7 1/32; 8 Я/32 (всего восемнадцатьзначений);Значение аргумента в двоичномкоде в радианной мере записываетсяпо входу 2 устройства в делитель 1аргумента, а по входу 4 устройствадвоичный код 7/32 поступает в делитель 1 и блок 18. В результате деления аргумента на 7/32 в делителе1 образуется двоичное число, в котором используются шесть младшихразрядов целой части и пять разрядов(с 4-го по 8-й) остатка, Значенияшестого и пятого разрядов целой части поступают в регистр 14 знака.Шестой и пятый разряды указываютномер квадранта,в который попадаетаргумент, и соответственно знакифункций синуса и косинуса (00 : ;0,1 : +-, 10 : , 11 : -+).Разряды целой части с первогопо пятый поступают в блок 19. Здесьзначение пятого разряда складывается с двоичным кодом первых четырехразрядов. Это делается для того,чтобы для аргументов, попадающихво 11 и 1 Ч квадранты, также как дляаргументов, попадающих в 1 и 111квадранты, сохранить неизменной схему интегрирования по формулам (1)и (2).Полученные значения четырех младших разрядов целой части поступаютв блок 13 адресации, а значение четвертого разряда поступает на входкоммутатора 12. Согласно значениютрех разрядов, определяющих микроинтервал, из блока 17 памяти должныбыть считаны и записаны в регистр 6синуса и регистр 9 косинуса соответствующие значения функций. При этомзначение четвертого разряда показывает, какой восьмой части круга принадлежит аргумент - (О; 7 Г/4) или(й/4, г/2) . Значение "0" указываетна промежуток (О, й/4) и соответственно на считывание из блока 17 значений функций, поставленных в соответствие значению трех младших раз.рядов целой части. Значение "1"указывает на промежуток (й 14; 7 г/2)и соответственно на считывание изблока 17 последующих значений функций синуса и косинуса, что соответствует "зеркальному" значению аргумента в промежутке (О;Ф /4) . В последнем случае при значении четвертого разряда, равном "1", коммутатор 12 изменяет место записи (регистры синуса и косинуса) считываемых из блока 17 памяти опорных зна"чений, что соответствует формулеприведения к дополнительному углудля функций синуса и косинуса.Значения пяти разрядов (используются разряды с 4-го по 8-й) остатка из делителя 1 поступают на первый вход блока 18 и на вход коммутатора 11. В блоке 18 производитсявычитание из пяти старших разрядовчисла 532 пятиразрядного кода остатка, и полученное значение поступаетна второй вход коммутатора 11 остатка. На другой вход коммутатора 11иэ делителя 1 аргумента поступаетзначение 5-го разряда целой части,причем если это значение равно фО",что соответствует тому, что аргумент находится в 1 или 111 квадрантах, то в счетчик 5 остатка черезкоммутатор 11 проходит значение остатка, полученное в делителе 1, впротивном случае, при значении 5-горазряда целой части, равной "1", чтосоответствует тому, что аргументнаходится во 11 или в 111 квадрантах,в счетчик 5 через коммутатор 11 проходит преобразованное значение остатка, полученное в блоке 18,Через интервал времени, определяемый элементом 3 задержки, необходимый для записи опорных значенийфункций в регистры 6 и 9, триггер 16перебрасывается в единичное состояниеи запускается генератор 10 импульсов.управляющие сигналы с выхода генератора 10 начинают поступать на вычитающий вход счетчика 5 остатка,. науправляющие входы регистра 6 синусаи регистра 9 косинуса и на управляющие входы блоков сложения 7 и вычитания 8. В этом случае с первого выхода регистра 6 синуса на первыйвход блока 7 сложения поступает16-разрядный код синуса, со второго выхода регистра 9 косинуса на 10 второй вход блока 7 сложения дляввода 8-ми младших разрядов поступает 8-разрядный код, образованный первой половиной разрядов (8старших разрядов) значения косинуса. 5 Одновременно с первого выхода регистра 9 косинуса на первый вход блока8 вычитания поступает 16-разрядный код косинуса, со второго выходарегистра 6 синуса на второй вход 20 блока 8 вычитания для ввода 8-мимладших разрядов поступает 8-разрядный код, образованный первой половиной разрядов (8 старших разрядов)значения синуса. Результат сложения 25 кодов, поступивших на первый и второй входы блока 7 сложения, поступает в регистр 6 синуса,и следовательно, в нем устанавливается число,превышающее исходное на величину,соответствующую одной итерации поформуле (1) .Результат вычитания из кода,поступившего на первый вход кодаи на второй вход блока 8 вычитания,поступает в регистр 9 косинуса,и следовательно, в нем устанавливаетсячисло, меньше исходного на величину,соответствующую одной итерации поформуле (2) .Описанная процедура накопления Ю в регистрах 8 и 9 повторяется дотех пор, пока не будет вычтено изсчетчика 5 остатка значения остатка.В этом случае с выхода дешифратора15 (например, многовходового эле мента И) сигналом, фиксирующим нулевое состояние счетчика 5, триггер 16устанавливается в единичное состояние и генератор 10 затормаживается.При этом на выходе устройства фор мируются значения функций синуса икосинуса, а также знаки этих функцийПреимущества предложенного устройства по сравнению с известным 5 определяется следующим. Вместо коммутатора на 32 разряда и коммутатора на 48 разрядов, использованных визвестном устройстве, в предложенномустройстве используются коммутаторна 32 разряда, коммутатор йа 10 разрядов и два дополнительныхмалораэрядных блока (в качестве блока 18преобразования остатка может использоваться 5-разрядный блок вычитания, а в качестве блока 19 преобразования целой части может использо 960809ваться 4-разрядный блок сложения). Кроме того, при считывании из известного устройства вычисленных значений синуса и косинуса потребуется применение дополнительного коммутато ра на 32 разряда. В предложенном устройстве этого не требуется, поскольку здесь вычисленные значения не меняют своего местоположения в регистрах синуса и косинуса. Формула изобретенияУстройство для вычисления Функций синуоа и косинуса, содержащее делитель аргумента, два коммутатора, счетчик остатка, элемент задержки, дешифратор, триггер, генератор импульсов, блок адресации, блох памяти, первый блок вычитания, первый блок сложения, регистр знака, регистр косинуса и регистр синуса, причем вход аргумента устройства соединен с входом элемента задержки и информационным входом делителя аргумента, управляющий вход и выход младших разрядов которого соединены соответственно с входом делителя аргумента устройства и первым информационным входом первого коммутатора, выход старших разрядов делителя соединен с входом регистра знака, выход элемента задержки - с первым входом триггера, второй вход которого соединен через дешифратор с выходом счетчика остатка, вход вычитания которого соединен с выходом генератора импульсов и управляющими входами регистра синуса, первых блока вычитания и сложения и регистра косинуса, первые выходы регистров синуса и косинуса соединены соответственно с первыми входами первых 5 10 15 20 25 30 35 40 блоков сложения и вычитания, вторыевходы которых соединены соответственно со вторыми выходами регистракосинуса и регистра синуса, входгенератора импульсов соединен свыходом триггера, выход блока адресации - с входом блока памяти, о тл и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит второй блок вычитания и второй блок сложения, выход которогосоединен с входом блока адресациии управляющим входом второго коммутатора, информационный вход которогосоединен с выходом блока памяти,первый и второй выходы второго коммутатора соединены соответственно сустановочными входами регистра косинуса и регистра синуса, информационные входы которых соединены соответственно с выходами первого блока вычитания и первого блока сложения,вход второго блока сложения соединенс выходом старших разрядов делителяаргумента, выход младших разрядовсоединен с первым входом второго блока вычитания, второй вход и выходкоторого соединены соответственнос входом делителя устройства и вторым информационным входом первогокоммутатора, выход и управляющийвход которого соединены соответственно с установочным входом счетчикаостатка и выходом старших разрядовделителя аргумента,Источники информации,причятые во внимание при экспертизе1, Авторское свидетельство СССР9419896, кл. 6 06 Е 7/548, 1973,2Авторское свидетельство СССР9531161, кл. С 06 Е 7/548, 1974960809 Составитель А.ЗоринТехред М,Тепер Корректор Е.Рошко Редактор А,Шишкина Филиал ППП "Патент", г Ужгород, ул. Проектная, 4 Заказ 7283/59 Тираж 731 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5