Преобразователь прямого кода в дополнительный

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 1110,77 (21) 2533875/18-24 Совз Советских Социалистических Республик(51)М К 2 6 06 Г 5/00 с присоединением заявки йо Государственный комитет СССР ио дедам изобретений н открытий(54) ПРЕОБРАЗОВАТЕЛЬ ПРЯМОГО КОДА В ДОПОЛНИТЕЛЬНЫЙИзобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении арифметических устройств. 5Известен преобразователь двоичного кода в дополнительный, содержащий триггерный регистр, группу элементов ИЛИ, выходы которых соединены со счетными входами триггеров 10 регистра, гругпу элементов И, входы которых соединены с выходами триггеров регистра, а выходы элементов И соединены со входами элементов ИЛИ 11.Недостатком известного устройст ва является относительно невысокое быстро)действие и невозможность осуществления наряду с преобразованием в дополнительный код преобразования в обратный код .и передачи в выходной Щ регистр входного кода без преобра зования.Наиболее близким к предлагаемому по технической сущности и схемному решению является преобразователь прямого кода в дополнительный, содержащий триггерный регистр , п-.2 элементов ИЛИ, где и - число разрядов преобразуемого кода, пэлементов И, 1-тый вход )-ого элемента И ЗО(3 = 3-п)( 1 = 1--1) соединен с входной шиной 1- го разряда, первая й вторая группы установочных входов (и) разрядов триггерного регистра соединены соответственно с первой и второй группами входов Я .Кроме того, данный преобразователь содержит вторую групйу элемен- тов И, выходы которых соединены со вторыми установочными входами триггеров" регистра.Недостатком данного преобразователя является невозможность осуществления наряду с преобразованием двоичного кода в дополнительный преобразования в обратный и невозможность передачи входного кода без преобразования.Цель изобретения - расширение функциональных воэможностей путем обеспечения преобразования прямого кода в обратный.Это достигается эа счет того, что преобразователь содержит элемент И, элемент И-НЕ, первый и второй элементы ИЛИ и группу из и элементов ИЛИ-НЕ, выходы группы элемен-, тов ИЛИ-НЕ и всех элементов ИЛИ, соединены соответственно с первой50 и второй группой входов записи триг герного регистра, первый вход элемента И-НЕ, первые входы элементов ИЛИ-НЕ и ИЛИ соединены с первой шиНой управления, управляющие входы всех элементов И соединены со второй шиной управления, со втОрыми входами элемента ИЛИ-НЕ младшего разряда группы элементов ИЛИ-НЕ, первого элемента ИЛИ, элемента И-НЕ, выход. которого соединен с третьей группой 10 входов триггерного регистра, первый установочный вход первого разряда триггерного регистра соединен с шиной младшего разряда первой группы входов и с информационным входом элемента И, выходы элемента И и15 группы элементов И подключены ко втОрым входам элементов ИЛИ-НЕ й ИЛИ соответствующих разрядов..На чертеже приведена блок-схема предлагаемого преобразователя. 20Преобразователь содержит,триггерный регистр 1, первые и вторые установочные входы 2 и 3 триггеров 4,которые подключены ко входам первоф и второй группы 5 и б, группу 25 элементов ИЛИ-НЕ 7, элементы ИЛИ 8 и элемент И-НЕ 9, первые входы 10, 11 и 12 которых подключены к первой шине 13 управления, а выходы 14, 15 и 16 соответственно подключены к ЗО первой, второй и третьей группе входов 17, 18 и 19 (1, 2 и 3) триггеров 4, первые два из которых конъюнктивно связаны с.соответствующими установочными входами 2 и 3, элементы И 20, информационные входы 21 которых подключены ко входам предыдущих разрядов, входы 22 - ко второй шине 23 управления, ко вторым входам 24 и 25 элементов ИЛИ-НЕ 7 и ИЛИ 8 млад-шего разряда и ко второму входу 26 40 элемента И-НЕ 9, а выходы 27 - ко вторым входам 24 и 25 элементов ИЛИ-НЕ 7 и ИЛИ 8 со 2-го по п-й разряд, тактовые входы 28 Стриггеров 4, конъюнктивно связанные с тре тьими входами 19, подключены к входу 29 синхронизации преобразователя.Преобразователь работает сдедующим обрезом.Прямое и обратное значение парафазно представленного исходного кода в виде соответствующих логических. уровней подается через входы 5 и б нф первые и вторые установочные входы 2 и 3 триггеров 4. В зависимости от того, на какой из входов 18 или 17 поступает единичный логический уровень, подготавливается -записьв соответствующие триггеры 4 или прямого или обратного значе ния поставленных им в соответствиеразрядов исходного кода.Так, если уровень логической единицы поступает на первый вход 17, то подготавливается запись в триг гер 4 обратного значения данного разряда исходного кода, так как вход 17 разрешает запись в триггер 4 состояния первого установочного входа 2,соединенного с шиной 5 инверсного кода, Если же логическая единица поступает на второй вход 18, то этим подготавливается запись в триггер 4 прямого значения данного разряда исходного кода, так как вход 18 разрешает заЛись в триггер 4 состояния второго установочного входа 3, соединенного с входом б.Преобразователь приводится в действие частотой синхронизации. Импульсы соответствующей частоты синхронизации, подаваемой непосредственно на вход 29 синхронизации преобразователя, поступают затем на тактовые входы 28 всех триггеров 4 регистра 1. Однако каждый отдельный тактовый импульс только в том случае осуществляет установку триггера 4 в состояние, определяемое .комбинацией состояний на их входах записи и установочных входах 17, 18 и 2, 3, если на их третьи входы 19, конъюнктивно связанные с тактовыми входами 28, подана логическая единица. В противном случае импульсы частоты синхронизаций никакого воздействия на состояния триггеров 4 не оказывают.Выбор режимов работы преобразователя производится путем подачи соответствующей двухразрядной комбинации двоичных логических уровней на первую и вторую шины 13 и 23 управления. Режим хранения выполняется при наличии на шинах 13 и 23 единичных уровней. В этом случае с выхода 16 элемента И-НЕ 9 на третьи входы 19 триггеров 4 поступает нулевой логический уровень, запрещая переключающее воздействие импульсов частоты синхронизации на преобра- зователь.Продолжительность хранения содержимого преобразователя определяется временем поддержания единичных уровней на шинах 13 и 23 управления. Передача прямого кода (запись в регистр 1 преобразователя прямого значения исходного кода) производится путем подачи в шины 13 и 23 управления единичного и нулевого уровней соответственно. При этом с выходов 15 элементов ИЛИ 8 и с выхода 16 элемента И-НЕ 9 на вторые и третьи входы 18 и 19 соответственно всех триггеров 4 поступает единичный уровень, в то время, как на первые входы 17 триггеров 4 с выходов 14 элементов ИЛИ-НЕ 7 подается логический нуль, благодаря чему очередной импульс частоты синхронизации устанавливает все триггеры 4 регистра 1 в состояние, соответствующее прямому значению исходного кода.Аналогично выполняется нреобра" зование прямого кода в обратный, с той лишь разницей, что единичные уровни, наряду с наличием их на третьик разрешающих входах 19, поступают на первые разрешающие входы 5 17, а нулевые - на вторые входы 18 триггеров 4.Управление преобразованием прямого кода в обратный производится подачей на шины 13 и 23 управления р нулевых логических уровней. Чтобы преобразовать исходный код в дополнительный, необходимо подать на первую шину 13 управления нулевой, а на вторую шину 23 управления единичный логические уровни. В результате, в зависимости от конкретного значения преобразуемого кода, логическая единица с выходов 27 элементов И 20 через соответствующие элементы ИЛИ 8 поступает на вторые входы 18 триггеров 4 в тех разрядах регистра 1, по отношению к которым все предшествующие, более младшие разряды исходного кода содержат нули. Во всех остальных разрядах, по отношению к которым это условие не соблюдается, на выходах 27 элементов И 20 имеют место нулевые логические уровни, в результате чего с выходов 14 соответствующих элементов ИЛИ-НЕ 7 на раэ решающие входы 17 поступают единицы. Поэтому при подаче очередного импульса на вход 29 синхронизации преобразователя происходит запись прямого значения исходного кода в соответст вующие младшие разряды регистра 1 и обратного значения в его остальные разряды.Выполнение входной логики со 2-го по и-й разряд преобразователя на эле- р ментах И-ИЛИ-НЕ/И-ИЛИ типа ЕСЛ (в негативной логике), состояние первого выхода которых соответствует функции И-ИЛИ-НЕ, а другого - функции И-ИЛИ, сокращает аппаратурные затраты на реализацию преобразователя на 2 плогических элементов.Предлагаемый преобразователь кода обладает более широкими функциональными воэможностями, заключающимися, наряду с возможностью преобразо" вания прямого кода в дополнительный,. .в возможности выполнения им еще и преобразования прямого значения кода в обратное, передачи кода без изменения, а также управляемого хране- О ния содержимого преобразователя, в результате чего при использовании предлагаемого преобразователя в регистровых структурах цифровых систем отпадает необходимость в исполь зовании и параллельном подключении к нему регистра с соответствующей входной логикой, выполняющего недостаю щие прототипу функции, что также упрощает управление цифровой системой и сокращает аппаратурные затраты для п-разрядной регистровой структуры на п триггеров на каждый преобразователь.Формула изобретенияПреобразователь прямого кода вдополнитеЛьный, содержащий триггерныйрегистр, группу из (и) элементовИЛИ, где и -число разрядов преобразуемого кода, группу из (и) элементов И, 1-ый информационный входэлемента И )-ого разряда (= З-и),( 1 = 1 - 1 - 1)соединен с шиной1-ого разряда первой группы входов,первая и вторая группы установочныхвходов со второго по и-ый и с первого по и-ый разрядов триггерного регистра соединены соответственно спервой и второй группами входов, атактовые входы триггеров подключеныко входу синхронизации преобразователя, о т л и ч а ю щ и й с я тем,что, с целью расширения функциональных возможностей за счет обеспечения преобразования прямогокода вобратный, преобразователь содержитэлемент Й, элемент И-НЕ,. первый ивторой элементы ИЛИ, группу из пэлементов ИЛИ-НЕ, выходы группыэлементов ИЛИ-НЕ и всех элементовИЛИ соединены соответственно с первой и второй группами входов записитриггерного регистра, первый входэлемента И-НЕ, первые входы элементовИЛИ-НЕ и ИЛИ соединены с первой шиной управления, управляющие входывсех элементов И соединены со второйшиной управления, со вторыми входами элемента ИЛИ-НЕ младшего разрядагруппы элементов ИЛИ-НЕ, первого элемента ИЛИ, элемента И-НЕ, выход кото"рого соединен с третьей группой входов триггерного регистра, первыйустановочный вход первого разрядатриггерного регистра соединен с шиной младшего разряда первой группывходов и с информационным входомэлемента И, выходы элемента И и группы элементов И подключены ко вторымвходам элементов ИЛИ-НЕ и ИЛИ соответствующих разрядов.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9 238225, кл. О 06 Г 5/02, 1969.2. Авторское свидетельство СССРпо заявке Р 2506749, кл. С 06 Е 5/02,:1977,.юн .аМь =- (МгЛ ФЩя" 9:;Яака д и Филиал ктная, 4 ФЙВФЮММЙ 1 ЛЫ СЛ"й -.ь 3 э 43 б 7/1 3 ЦНИИЛИ по 113035, Составитель Ит Техред Н. Бабур Тираж 751сударствеиноголам изобретенийсква, Ж, Рауш ПЛ "Патентф, г, Ужго вскийКорректор С,Шекма Подписное митета СССР открцтий ая набер дю 4/