Цифровой функциональный преобразователь

Союз Советскик Социалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ЕТИЛЬСТВУ(22) Заявлено 040577 (21) 2482567/18 - 24с присоединением заявки Мо(5)М. Кл.2 6 06 р 15/34 Государственный комитет СССР по делам изобретений и открытиИ(541 ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫИ ПРЕОБРАЗОВАТЕЛЬ Изобретение относится к вычисли.тельной технике и может быть использовано для сопроизведения различных функций (например синусов и косинусов) одного аргумента изменяющегося с высокой скоростью.Известен цифровой функциональный преобразователь, имеющий в своем составе Оперативные или постоянные запоминающие устройства. Так,самыми быстродействующими из них являются специализированные устройства, выпол" ненные на основе постоянных запоминающих устройств (ЗУ) или устройств типа дешифратора-шифратора, выполненные на логических комбинационных элементах 11.наиболее близким к предлагаемому является цифровой фукнциональный преобразователь, содержащий регистр старших разрядов, регистр младших разрядов, блок памяти, блок умножения и выходной сумматор, первая группа входов которого соединена с первой группой выходов блока памяти, вторая группа входов - с выходами блока умножения. Запоминающий блок известного устройства содержит дешифратор, блок памяти значений функции в узло-. вйх точках участков аппроксимации,блок памяти угловых коэффициентовучастков аппроксимации, два блокалогических элементов И и две группылогических элементов ИЛИ, с первойиз которых снимается код значенияфункции в узловой точке 1-го участкааппроксимации, а со второй - кодуглового коэффициента 1-го участкааппроксимации. Причем номер 1-гоучастка аппроксимации определяетсявыражением 1:и;1,1- Е21=1и может принимать значения из ряда 0,1,2,(2 п)где 11 -Ф. - разрядность регистрастарших разрядов;1- разрядность регистрамладших разрядов;1-1Х и 2 - соответственно разрядныйи весовой коэффициенты1-го разряда регистрамладших разрядов.Следовательно, емкость ЗУ генератора составляетС, = ЖЧ+11 ЯДата"ч - разрядность углового коэффициента, вырабатываемогона ныходах второй группы ЗУ.Работа генератора (преобразователя) основана на принципах кусочнолинейной аппроксимации, при этом онобЛадает быстродействием, близким кбыстродействию устройстн, выполненныхна основе ЗУ или логических устройстнтица дешифратора-шифторатора и простоту и точность устройств, построенных по методу кусочно-линейной аппроксимации 21 .,Однако, так как при построенииустройства узловые точки выбраныв начале,участков аппроксимации, числокоторых определяется точностью воспроизведения Функции, то ЭУ генератора имеет значительную емкость, чтовыэывает определенные трудности припостроении на основе этого генератора устройства для воспроизведениямногоразрядной функции.Цель изобретения упрощениеустройства.Поставленная цель достигается тем,что устройство содержит коммутатор,сумматор адреса и корректирующий сумматор, входы которого соединены совторой и третьей группами выходовблОка памяти, выходы корректирующегосумматора подключены ко входам первой группы блока умножения, втораягруппа входов которого через коммутатор соединена с выходами регистрамладших разрядов, управляющий вход.коммутатора соединен с управляющимивходами корректирующего сумматора,блока умножения, со входом младшегораэряда первой группы входов сумматора адрес и с выходом младшегоразряда регистра старших разрядон,прячем остальные входы первой группы входов сумматора адреса соединены с управляющей шиной устройства,входы второй группы сумматора адресаподключены к выходам регистра старших разрядов, а выходы сумматора адреса соединены со входами блока памяти.На чертеже приведена схема цифрового функционального преобразователя.Схема содержит регистр 1 старшихразрядов и регистр 2 младших разрядов, коммутатор 3, подключенный кпрфым и инверсным выходам регистра2, сумматор 4 адреса, входы пернойгруппы которого подключены к выходамстарших разрядов регистра 1, выходмЛадшего разряда которого соединенсо входом младшего разряда первойгруппы входов сумматора адреса 4,входы остальных разрядов второйгруппы которого подключеныкшине логического нуля бло 1ка 5 памяти, имеющего три группы60 65 Работа преобразователя основана на принципах кусочно-линейной аппрок"имации, при этом преобразователь по И-разрядному коду аргумента х, изменяющемуся, например от х=О 1 цо х=х С 1 вырабатывает ИЧ -раэрядвыходов и группы адресных входов,подключенных к выходу переполненияи к выходам суммы сумматора 4 адреса, корректирующий сумматор б, у которого входы первой и второй группысоответственно соединены с выходамивторой и с выходами третьей группблока 5, блок 7 умножения, выходнойсумматор 8.Регистр старших разрядов определяет старшие разряды - И-разрядного кода аргумента (К, И), которыеопределяют-тый участок, на котором аппроксимируется функция Ч(К)Регистр младших разрядов определяет те младшие разряды аргумента,по которым производится аппроксимация Функции на-том участке.Сумматор 4 адреса представляетсобой (и-К - 1) -разрядный параллельный комбинационный сумматор, 20 Адрес сумматором 4 адреса определяется И-К ) -разрядным кодом, старший разряд которого снимается свыхода переполнения сумматора 4.Блок памяти универсального преобразователя может быть выполнен наоснове оперативного ЗУ или постоянного ЗУ с электрической перезаписьюинформации, а блок памяти специализированного преобразователя можетбыть выполнен, например по схемедешифратора-шифратора на комбинационных логических элементах. дешифратор такого блока имеет(И-К ) входов и(2"" + 1) выходон и управляет работой шифратора таким образом,что на выходах первой группы блока памяти вырабатывается ИЧ -разрядныйкод функции 3 (Х)в узловой точкесередины 1-го участка аппроксимации;на выходах второй группы блока памяти 40 вырабатывается М разрядный код уг-лового коэффициента к ,представляюющий собой приращение функции направой (левой) половине-го участка аппроксимации; на выходах третьей 45 группы блока памяти вырабатываетсяК разрядный код 1 поправки углово 3,чго коэффициента, представляющий собой разность приращений Функции наполуучастках 1-го участка аппрок симацииСледовательно, емкость блокапамяти предлагаемого устройствасоставляетС 2= Щ+К,+к,) 2 + 11 йит.Так как М в несколько раэ меньшето емкость блока памяти предложенного преобразователя примерно ндва раза меньше емкости блока памятипрототипа.742947 ный код функции Ч(Х), для этого отрезок области определения функции Ч(к) от Х=-Х,а 2 " " до х =Х 1,1+ 2. "ф 1"1 разбит на 2 к " +1Макравных участков аппроксимации, величина квждго из которых равна ХС,2 " " Причем узловая точка выбрана в середине каждого 1-го участка арпроксимации, а код номера "го участка определяется по коду регистра 1 сумматором 4 адреса. Поэтому с регистра 1 управляющая (йХ - 1,) -разрядная часть кода аргумента х поступает на сумматор адреса 4 таким образом, что на его выходах, подключенных к адресным входам блока памяти, вырабатывается (Икк) - разрядный код номера 1-го участка аппроксимации, который связан с кодом регистра 1 и выходным кодом сумматора адреса 4 следующим соотношениема к " -1- О. 1=як-к1=и -М7=Х 2 ,С Х 2. = Е С 111=24=1- номер участка аппроксимации, принимающийзначения из ряда0,1,2,2 к хк уох и 2 - соответственно раз 1рядный и весовой коэф.Фициенты младшегоразряда регистра 1,х . и 2 - соответственно разрядный и весовой коэффициенты 1-го Разряда(1 Ъ 2) регистра 1;х и 2 - соответственно разрядный и весовой коэф"Фициенты 1-го разряда кода на выходахсумматора адреса 4,По кодублока памяти вырабатывает на первой группе выходов ИЧ -разрядный код функции в серединеучастка аппроксимации, Причемч(к;) =ч И х , ),/,Рядный код 1 поправки угловогокоэффициента, причемМ -М Ъ-ч( - 2 э 1 35 ЦиФровой функциональный преобра"65 зователь, содержащий регистр старС выходов первой группы блока5 Ч (Х 1) поступает на входы выходногосумматора 8, а с выходов второй. й,третьей группы блока 5 коды М ипоступают соответственно Йа вхо1сумматора б коррекции, выходы которого соединены со входами блока7 умножения, на входы второго сомножителя с выходом регистра 2 поступа"ет через коммутатор кодов 3 прямойПРИ Х 1 а О ИЛИ ИНВЕРСНЫЙ (ПРИх 1 =.1) Мк -разрядный код аппроксимирующий части кода аргумента х.При этом выход х 1 младшегоразряда регистра 1 поступает на управляющие входы коммутатора кодов 3и корректирующего сумматора б и входблока 7 умножения, выходы которогоподключены ко входам выходного сумматора 8.Поэтому на выходах преобразователя(выходного сумматора 8) вырабатывается ИЧ -разрядный код функции Ч (к),определяемой выражениемч(к):Ч(к,)х 1 М дх-х(М Мфдх+2 "),где дх и дх - числа и между ну лем и единицей,первое из которыхопределяется прямым,а второе - инверсным кодом датчика 25 2, т.е.1=якЬ.Х= С к 2.,ЬХ =1-аХ 2Ь 1где х 1 и 2 - соответственно раз рядный и весовойкоэффициенты 1 -горазряда кода реги 2 Хстра 2;- элемент коррекцииблока 7 умножения,обусловленный тем,что число ах представлено на выходахкоммутатора кодов 3 40 с методической погрешностью 2 к.Следовательно, предлагаемый преобразователь работает как комбинационная логическая схема, выходныелогические сигналы которой определяются логическими сигналами регистров 1 и 2, а скорость воспроизведения функции определяется элементной базой, на которой он выполнен.Положительный эффект изобретения заключается в том, что величинаемкости блока памяти предложенногоустройства примерно в два раза меньшеемкости блока памяти известного.Поэтому применение изобретения 55 для построения цифрового быстродействующего многоразрядного преобразователя позволяет сократить объемего оборудования, а такжЕ уменьшаетвремя его подготовки для воспроиз ведения другой функции. формула изобретения742947 Составитель Е. ПупыревРедактор Т. Киселева Техред М.Петко Корректор Е. Пап Заказ 3619/1 Подписноеного комитета СССРений и открытийРаушская наб д. 4/5 Тираж 751 ЦНИИПИ Государстве по делам изобре 035, Москва, Ж, илиал ППП "Патент", г, Ужгород, ул. Проектная 4 ших разрядов, регистр младших разрядов, блок памяти, блок умноженияи выходной сумматор, первая группавходов которого соединена с первойгруппой выходов блока памяти, втораягруппа входов - с выходами блокаумножения о т л и ч а ю щ и йс я тем, что, с целью упрощенияустройства, оно содержит коммутатор,сумматор адреса и корректирующийсумматор, входы которого соединенысй второй и третьей группами выходовблока памяти, выходы корректирующего сумматора подключены ко входампЕрвой группы блока умножения, вторая группа входов которого черезкОммутатор соединена с выходами регистра младших разрядов, управляющийвход коммутатора соединен с управляющими входами корректирующего сумматора, блока умножения с входом младшего разряда первой группы входов,сумматора адреса и с выходом младшего разряда регистра старших разрядовпричем остальные входы первой группывходов сумматора адреса соединены суправляющей шиной устройства, входывторой группы сумматора адреса подключены к выходам регистра старших разрядов, а выходы сумматора адресасоединены со входами блока памяти.Источники информации,принятые во внимание при экспертизе1. Автооское свидетельство СССР9 506014, кл. 006 Р 1/02, 1976,2, Авторское свидетельство СССР9 504195 кл. 606 Г 1/02, 13.04.76прототий).