Ячейка памяти

ОП ИСАНИЕ ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистических(21 2503471/18-24 С 11 С 19/40 Государственный ко СССР по делам изобретв и открытий(72) Авторы изобретения Ь. Г. Коноплев и М. Ф: Понома ганрогский ради им. В,Дхническии инститалмыкова 1) Заявитель 5 ЕЛКА ПАМЯТИ области вычислектроники, ам памяти длясдвига,ные регистрыпостроены наструктурах инь интеграциив составе БИСность 1,Наиболее близким к изобретению техническим решением является ячейка памяти, содержащая триггеры, выполненные на транзисторах, эмиттеры которых соединены с базой входного транзистора, базой опорного транзистора и шиной нулевого потенциала, коллекторы входного транзистора подключены соответственно к базам вторых транзисторов триггеров, эмиттер входного транзистора соединен с входной шиной, эмиттер опорного транзистора соединен с шиной питания, выходную и тактовуюшины 2.Известные обладают низким быстроде ячейки памятийствием. нципиальнд2 - вариан Изобретение относится к лительной техники и микроэ более конкретно - к ячейка микроэлектронных регистровИзвестны микроэлектрон сдвига, которые полностью совмещенных транзисторных обеспечивают высокую степе элементов при выполнении их и низкую потребляемую мощ Цель изобретения. - повышение быстродействия ячейки памяти.Поставленная цель достигается тем, что в нее введены транзисторы связи, токозадающий транзистор, блокировочнь;и транзистор и выходные транзисторы, коллекторы которых соединены с выходной шиной, эмиттеры выходных транзисторов соединены с базами первых транзисторов триггеров и с первымиколлекторами токозадающего транзистора, а базы - с базами транзисторов связи, эмиттером блокировочного транзистора, базой токозадающего транзистораи шиной нулевого потенциала, эмиттеры транзисторов связи соединены с коллекторами опорного транзистора и коллекторами блокировочного транзистора, коллекторы транзисторов связи подключены к базам первых транзисторов триггеров, вторые коллекторы токозадающего транзистора соединены с базами вторых транзисторов триггеров, база блокировочного транзистора соединена с эмиттером токозадающего транзистора и тактовой шиной.На фиг, 1 изображена при я схема ячейки памяти; на фиг. тее топологии; на фиг, 3 - разрез А - А на фиг. 2.Ячейка памяти содержит три триггера на транзисторах 1 - 6, входной транзистор 7, опорный транзистор 8, транзисторы 9 - 11 связи, выходные транзисторы 12 - 14, токо- задающий транзистор 15 и блокировочный транзистор 16.Работает ячейка следующим образом, Ячейка памяти реализует функцию Д-триггера и может функционировать в режимах установки и хранения.В режиме установки ток в тактовую шину 17 не подается. В шину 18 питания подается ток питания, Топология коллекторов транзистора 8 такова, что в базы левых транзисторов триггеров через транзисторы связи задается ток различной величины, что определяет разные пороги срабатывания триггеров. Для рассматриваемого примера надо задать величину тока коллектора опорного транзистора 8, соединенного с транзистором 9, 0(310 мка, ток коллектора, ф соединенного с транзистором 10, должен быть 10 мка (3 к 20 мка, а ток последнего коллектора должен быть 20 мка (к . 30 мка.Логический сигнал подается по входной шине 19 в эмиттер транзистора 7. При значении логического сигнала соответствующему нулю (ток равен нулю) ток коллектора транзистора 7 равен нулю. Так как в базы о левых транзисторов триггеров от транзисторов 9 - 11 подается ток, то транзисторы 1,3 и 5 насьпцены и на их коллекторах фиксируются потенциальь близкие к потенциалу. цины 20 нулевого потенциала. При подаче на вход логического сигнала 35 соответствующего значениям один, два и три (токи 10, 20 и 30 мка для рассматриваемого примера), будет происходить сравнение токов в соответствующих триггерах и переключение их в такие состояния, при кото рых транзисторы 2, 4 и 6 - включены, а транзисторы 1, 3 и 5 - выключены. Итак при входном сигнале, соответствующем значению ноль, транзисторы 2, 4 и 6 - выключены, при сигнале, соответствующем значению один, транзистор 2 включен, а 4 и 6 4 выключены, при сигнале соответствующем значению два, транзисторы 2 и 4 включены, а 6 выключен, при сигнале, соответствующем значению три, транзисторы 2, 4 и 6 включены.зоПосле переключения триггеров в состояния, соответствующие входному логическому сигналу, процесс установки заканчивает- ся и можно переходить к режиму хранения,В режиме хранения при подаче йМйульса тока по тактовой шине 17 через транзистор Л 15 во все базы трайзисторов триггеров задаются примерно равные токи. Транзистор 16 насыщается и блокирует эмиттерные цепи транзисторов 7 и 9 - 11, при этом входной ток логических сигналов и ток от опор.ного транзистора отводится через транзистор 16 в шину 20. Бистабильные состояния триггеров, заданные в режиме установки, поддерживаются в режиме хранения токами, поступающими от транзистора 15.Если один из транзисторов 2, 4 или 6включен, то часть тока, попадающего на его базу от транзистора 15, ответвляется через транзисторы соответственно 12, 13 или 14 в выходную шину 21, если же один из транзисторов 2, 4 или 6 выключен, то весь его базовцй ток отводится в коллектор одного из включенных транзисторов 1, 3 или 5.Таким образом, в зависимости от состояний триггеров, которые определяются входным логическим сигналом во время 1 установки, в выходную шину будет ответвляться во время 1 + 1 (при подаче тактового импульса) ток определенной величины; при логическом сигнале, соответствующем значению ноль, нулевой, при логическом сигнале, соответствующем значению один, один квант через транзистор 12 (О мка), при логическом сигнале, соответствующем значению два, - два кванта, через транзисторы 12 и 13 и при логическом сигнале, соответствующем значению три, - три кванта через транзисторы 12, 13 и 14,На фиг. 2 видно, что для увеличения степени интеграции и повышения быстродействия за счет снижения емкостей р - п переходов, эмиттерные области введенных транзисторов 12 - 14 конструктивно совмещены с базами транзисторов 2, 4 и 6, коллекторые области транзистора 15 совмещены с база- ми транзисторов 1 - 6, коллекторные области транзисторов 9 - 1 совмещены с базами транзисторов 1, 3 и 5, базы введенных р - п - р транзисторов и эмиттер п - р. - п транзистора объединень 1 в обложке в общей области п-типа.формула изобретенияЯчейка памяти, содержащая триггеры, выполненные на транзисторах, эмиттеры которых соединены с базой входного транзистора, базой опорного транзистора и шиной Нулевого потенциала, коллекторы входного транзистора подключены соответственно к базам вторых транзисторов триггеров, эмиттер входного транзистора соединен с вход.-ной шиной, эмиттер опорного транзистора соединен с шиной питания, выходную и тактовую шинь 1, отличающаяся тем, что, с целью повышения быстродействия ячейки, в нее введены транзисторы связи, токозадающий транзистор, блокировочный транзистор и выходные транзисторы, коллекторы кото705523, рых соединены с выходной шиной, эмиттеры выходных транзисторов соединены с базами первых транзисторов триггеров и с первыми коллекторами токозадающего транзистора, а базы - с базами транзисторов связи, с эмиттером блокировочного транзистора, базой токозадающего транзистора и шиной нулевого потенциала, эмиттеры транзисторов связи соединены с коллекторами опорного транзистора и коллекторами блокировочного транзистора, коллекторы транзисторов связи подключены к базам первых ф транзисторов триггеров, вторые коллекторы токозадающего транзистора соединс ны с базами вторых транзисторов триггеров, база блокировочного транзистора соединена с эмиттером токозадающего транзистора и тактовой шиной. Источники инормации,принятые во внимание1. Патент Франции2131960,кл. 6 11 С 19/00, 1972.2. Авторское свидетел ьство СССР поза я в ке2365960/21, кл. Н О 1 1. 29100,1976 (прототип).Корректор Е Лукач Поднисное СР едактор Б. Геаказ 8044/56 4/5 ктнаяСоставитель А. Воронинрцен Техред М. ЛевицкаяТираж 681ЦН И И П И Государственного комитета Спо делам изобретений н открытий113035, Москва, Ж - 35, Раушская наб.,илиал ППП Патенть, г. Ужгород, ул. Про