Запоминающее устройство

Оп ИСАЙИ Е ИЗОБРЕТЕНИЯ Союз Советскнк Социалистических Республик(5) М. -Кл,2 с присоединением заявки М С 11 С 11/00 Государственнцй комитет СССР по делам изобретений и открытий( 54 ) ЗАПОМИНАЮЩЕЕ УС Т РО ИС ТВО Изобретение относится к области вычислительной техникие в частности к запоминающим устройствам (ЗУ) с накопителями, выполненными на многоотверстных Ферритовых пластинах. 5Известно запоминающее устройство (ЗУ), сЬдержащее накопители, адресный блок, блок синхронизации, блок выделения информации блок записи инфорФ1 О мации, при этом накопители и усилители записи-считывания включены по мостовой схеме с целью компенсации помех от записи, запись1 ф производится в разные накопители импульсами противоположной полярности 11,Наиболее близким техническим решением к данному изобретению является запоминающее устройство, содержащее накопители, одни из входов-выходов которых подключены к одному из входов формирователя записи-считывания числа, другие вхоцы которого подключены к одному из выходов блока синхронизации и к выходу дешифратора адреса, первый и второй входы которого подключены соответственно к выходам элемента НЕ и элемента ИЛИ, входы которого соединены с выходами триггера и выходной шиной, и выходом элемента И, олин из входов которого под ключен к соответствующей входной шине, другой - к шине записи и одномуиэ входов блока синхронизации, другие входы блока синхрони э ации Соединены с шинами обращения и считывания,соответствующие выходы блока синхронизации соединены с одним из входовадресного блока и со вторым входомтриггера, первый вход которого соединен с выходом Формирователя записисчитывания числа, входы-выходы которого соединены с соответствующимивходами-выкадами накопителей, входыкоторых подключены к выходам адресного блока, входы которого подключенык управляющим шинам и входу элементаНЕ (2 .Недостатком известных устройствявляется то, что в них при считывании информации происходит регенерация той информации, которая считйвается. Иногда, например, при применении ЗУ в устройствах регистрации,необходимо после считывания информации производить обнуление ЗУ. В известных устройствах обнуление производится в цикле записи, что снижаетбыстродействие ЗУ,Цель изобретения - повыаение быстродействия Зу,696542 Поставленная цель достигается тем,что з алом и н ающее устрой ст во содержиттри элемента И, три элемента ЙЕ идополнительный элемент ИЛИ, ныходкоторого соединен с третьим входомдешифратора адреса, а входы - с выходами первого и второго элементов И,первые входы которых соединены соответственно с первым входом дешифратора ацреса и с соответствующим входом адресного блока, вторые входыпервого и второго элементов И соединены соответственно с входом перногоэлемента НЕ, выходом третьего элемейта И , и выходом первого элемента НЕ,входы третьего элемента И соецинены с.выходами второго и третьего элементовНЕ, входы которых подключены к шинамзаписи и считывания,На фиг. 1 представлена блок-схема запоминающего устройстна для Одного разряда числа," ца фиг. 2 показано значение записываемой информации, получаемой на выходы дешифратора записи числа, в зависимости от кодовых комбинаций числа в различных режимах работы ЗуЗапоминающее устройство содержит управляющие шины 1,2, подключенные к адресному блоку 3, выходы которого соединены с входами накопителей 4, 4, формирователь 5 записи-считывания числа соединен по мостовой схеме с накопителями 4(, 42, выход Формирователя записи-считывания 5 подключен к первому входу триггера 6 регистра числа, выход .которого соединен с выходной шиной 7 числа. Р 3 ина обращения 8, шина записи 9, шина считывания 10 подключены к блоку синхронизации 11, выходы которого соединены с входом блока выделения адреса 3, с управляющим выходом формирователя 5 записи-считывания числа и со вторым входом триггера б.Шина записи 9 и входная шина числа 12 через элемент И 13, а выходная шина 7 непосредственно подключены к входам элемента ИЛИ 14, Выход элемента ИЛИ 14 соединен с первым входом деиифратора адреса 15, первый вход которого соединен с выходом элемента НЕ 16 и через него - с управляющей шиной 2, Шина записи 9 подключена к входу элемента НЕ 17, шина считывания 10 - к входу элемента НЕ 18, Выходы элементов НЕ 17, 18 подключены к входам элемента И 19, выход которого соединен с входом элементов И 20 и входом элемента НЕ 21, Один из входов элемента И 20 подключен к первому входу дешифратора записи числа 15 и выходу элемента НЕ 16. Выход .элемента НЕ 21, вход элемента НЕ 16 и управляющая шина 2 подключены к входам элемента И 22. Выходы элементов И 20 и 22 соединены с входами дополнительного элемен. ота ИЛИ 23, выход которого подключенк третьему входу дешифратора 15,В Режиме считывания информациипо шинам 1 и 2 н блок 3 поступаетадрес. При этом, если старший раз ряд адреса имеет значение .0, товыбирается ячейка накопителя 4(см.фиг,2), если значение 11 - тоячейка накопителя 4. В режиме считывания на входы ЗУ кроме адреса по О .ступает признак считывания по шине10 и обращение по шине 8. По шине записи 9 элемент И 19 закрыт и сигналом с элемента НЕ 21 открыт элементИ 22, Старший разряд адреса посту пает в виде прямого кода (ПК) черезэлемент И 22, далее через элементИЛИ 23 на третий вход дешифратора15 записи числа, на первый вход которого поступает обратный код (ОК)старшего разряда адреса с выходаэлемента НЕ 16Блок синхронизации 11 вырабатывает строб для блока 3, импульсысброса и приема в регистр числа, атак же строб записи для регенерации.По переднему фронту строба ДШ про- .изводится считывание информации из44 или 4 накопителя, формированиеее до необходимого уровня в Формирователе 5 записи-считывания и приемв триггер б числа. Число с триггераб поступает ца выход по шине 7. и через элемент ИЛИ 14 на дешифратор 15записи числа, который в зависимостиот значения информации старшегоразряда адреса, Формирует число всоответствии с таблицей (см, фиг.2).По стробу записи, поступающемуна управляющий вход формирователя5, формируется разрядный ток соот ветствующего накопителя, который либо складывается с током от ныборкиадреса по заднему фронту страбон ДД 1и тогда записывается 1, либо вычитается из него и тогда записывает ся 0. Это происходит с рабочимсердечником накопителя. В компенсационном сердечнике (на хранение одного бита информации используется2 сердвчцика) происходит обратное: 5 О при сложении токов происходит запись0 и при вычитании-запись 1,В режиме записи число в трйггеррегистра б не принимается и.поступает на дешифратор 15, извне с элемента И 13 по другому входу элемента ИЛИ 14. Дешифратор 15 работаетпри этом как в режиме считывания(см, фиг. 2) . В режиме считынания без рвгенещо Рации Режим ЗП СЧ) в ЗУ поступаетсигнал по шинам 1, 2 и 8, Блок синхронизации 11 вырабатывает сигналы, как и в Режиме считывания, Так жв по переднему ФРонту строба ДР дро исходит считывание инФоРмации, зяпоминание ее в триггере 6 и выдача на выход 7. Запись числа по данному обращению происходит так же по стробу записи, однако дешифратор ).5 работает иначе, чем при считывании или записи. На первый и третийвходы 5 дешифратора 15 поступают не противоположные значения (на первый вход- ОК старшего разряда, а на третий ПК), как это было в режимах записи н считывания, а одинаковые сигналы сле дующим образом. При отсутствии сигналов записи и считывания на шинах 9 и 10 элемент И 19 вырабатывает сигнал разрешения на элемент И 20 и через элемент НЕ 21 сигнал запрега на элемент И 22 так, что ОК старшего разряда адреса поступает с элемента НЕ 16 на первый вход дешифратора 15 непосредственно и на третий вход - через элементы И 20 и ИЛИ 23. По этим двум сигналам, независимо от того, что поступает на его числовой вход, дешифратор 15 вырабатывает 0 для записи в накопители 4 и 4 (см. фиг, 2).Таким образом, введение в ЗУ незначительного оборудования гозволяет25 осуществить обнуление ЗУ в один такт с операцией считывания в режиме ЗП СЧ, что равносильно увеличению быстродействия ЗУ.30Формула изобретенияЗапоминающее устройство, содержащее накопители, одни из входов-выходов которых подключены к одному из входов формирователя записи-считыва;ния числа, другие входы которого подключены к одному из выходов блока синхронизации и к выходу дешифратора гд реса, первый и второй входы которого подключены соответственно к выходам элемента НЕ и элемента ИЛИ, входы которого соединены.с выходами триггера и выходной шиной, и выходом элемен та И; один из входов которого подключен к соответствующей входной шине,другой - к шине записи и одному извходов блока синхронизации, другиевходы блока синхронизации соединеныс шинами обращения и считывания, соответствующие выходы блока синхронизации соединены с одним из входов адресного блока и со вторым входом триггера, первый вход которого соединенс выходом формирователя записи в считывания числа, входы-выходы которогосоединены с соответствующими входамивыходами накопителей, входы которыхподключены к выходам адресного блока,входы которого подключены к управляющим шинам и входу элемента НЕ, о тл и ч а ю щ е е с я тем, что, сцелью повышения быстродействия устройства, оно содержит три элемента И,три элемента НЕ и дополнительный эле,мент ИЛИ, выход которого соединен стретьим входом дешифратора адреса, авходы - с выходами первого и второгоэлементов И, первые входы которыхсоединены соответственно с первымвходом дешифратора адреса и с соответствующим входом адресного блока,вторые входы первого и второго элементов И соединены соответственнос входом первогО элемента НЕ, выходом третьего элемента, И и выходомпервого элемента НЕ, входы третьегоэлемента И соединены с выходами второго и третьего элементов НЕ, входыкоторых подключены к шинам записи исчитывания. Источнйки информации,принятые во внимание при экспертизе1, Лашевский Р.А, и др. Запоминающие устройства на многоотверсных ферритовых пластинах. М., Энергия, 1969, с. 7,73-76.2. Авторское свидетельство СССР Р 498647, кл. 6 11 С 11/06 1206 74 (прототип).цнииг ааааа 6 776 /5 раж бВ пи н 1 е