Запоминающее устройство

На чертеже представлена структурная схема запоминающего устройства. Входные информационные шины 1 соединены с логическим блоком 2, служащим для анализа количества единичных бит в слове, и с входами регистра 3 числа. Выход 4 блока 2 соединен с. Управляющими входами 5-10 входных элементов 2 И-ИЛИ 11-16, Выход 17 блока 2 соединен с управляющими входами 18- 23 этих же элементов, Единичные выходы триггеров 24-28 регистра 3 числасоединены с единичными информационными входами 29-33 входных элементов 2 И-ИЛИ 11-15, с единичными информационными входами 34-38 выходных элементов 2 И-ИЛИ 39-43 и с дополнительным логическим блоком 44, служащим для анализа считанной информации. Нулевые выходы триггеров 24-28 регистра3 числа соединены с нулевыми информационными входами 45-49 входных элементов 2 И-ИЛИ 11-15, с нулевыми ин" Формационными входами 50-54 выходных элементов 2 И-ИЛИ 39-43 и с входами блока 4 4, Единичный выход три ггера 55(контрольный разряд второго байта) регистра 3 числа соединен с нулевым информационным входом 56 входного элемента 2 И-ИЛИ 16,с.нулевым информационным входом 57 выходного элемента 2 И-ИЛИ 58 и с блоком 44, Нулевой выход триггера 55 регистра 3 числа соединен с информационным единичным входом 59 входного элемента 2 И-ИЛИ 16, с единичным информационным входом 60 выходного элемента 2 И-ИЛИ 58 и с входом блока 44, т,е. иннерсно по отношению к другим триггерам (разрядам) Выходы входных элементов 2 И-ИЛИ 11 - 16 соединены с накопителем 61, выход которого соединен с входами регистра 3 числа и с входом регенерации самого блока 61, Выход 62 блока 44 соединен с управляющими входами 63-68 выходных элементов 2 И-ИЛИ 39-43 и 58, Выход 69 того же блока 44 соединен с управляющими входами 70-75 выходных элементов 2 И-ИЛИ 39-43 и 58, а выходы этих элементов соединены с выходными информационными шинами 76-81, Входы блоков 2 и 44 соединены с управ - ляющими шинами 82 и 83 соответственно. Анализируя работу устройства при записи и чтении информации, например, с меньшим количеством единичных бит, необходимо отметить следующее:-так как любое нечетное число можно предстанить в виде суюсь двух чисел, из которых одно нечетное, а другое четное, то в любом девятиразрядном байте с нечетным количеством единичных бит всегда будет четное количество нулевых бит;при инверсии вышеуказанного девятиразрядного байта получится четное количество единичных бит (инверсия нулей) и нечетное количество нулевыхбит (инверсия единиц);- если н денятиразрядном байте,представленном в прямом коде, инвертировать любой из битов, то количест-.во единичных бит станет четным, а нуя еных - неч ет ным;-если н денятиразрядном байте,представленном в обратном коде (инверсном), инвертировать любой из битов, то количество единичных бит станет нечетным, а количество нулевыхчетным.Устройство работает следующим образом,Пусть на входные информационныешины 1 в режиме записи поступит инФормация 000000111 000000111 (двабайта). Эта информация занесется врегИстр 3 числа и одновременно поступит на вход блока 2. Так как ко 20 личестно единичных бит в этом словеменьше количества нулевых бит, топри поступлении команды Записьна шину 82 на выходе 4 блока 2 появится сигнал, который поступит на25 входы 5-10 входных элементон 2 И-ИЛИ11 -16 и разрешит передачу информациис единичных выходов триггеров 24.-28и с нулевого выхода триггера 55(контрольный разряд второго байта регист 30 ра 3 числа) н накопитель 61, Учитывая вышесказанное, в накопителе 61первый байт будет состоять из нечетного количества единичных бит и четного нулевых, а второй байт - из чет 35 ного количества единичных бит и нечетного количества нулевых бит(000000111 000000110), Передача инФормации из регистра 3 числа на выходные информационные шины 76-81 бло 40 кируется отсутствием сигналов на выходах 62 и 69 блока 44, При подачена шину 83 команды чтение считанная информация из накопителя 61 занесется н регистр 3 числа. Так как в45 хранящейся информации первый байтимеет нечетное количество единичныхбит, а второй - четное, то на выходе62 блока 44, при наличии командызачтение, появится сигнал, который0 поступит на входы 63-68 выходных элементов 2 И-ИЛИ 39-43 и 58 и разрешитпередачу информации на выходные инФормационные шины 76-81 с единичныхвыходов триггеров 24-28 и нулевого вы 55хода триггера 55 (контрольный разряд.второго байта) регистра числа 3, Таким образом, при передаче информациина ныходные информационные шины 76-81инвертирование контрольного разрядавторого байта вызовет появление на60 этих шинах исходной информации, поступившей в режиме записи на входные ин, формационные шины 1. Передача информации нз регистра 3 числа в накопитель61 будет блокирована отсутствием сигб 5 налон на выходах 4 и 17 блока 2.Из рассмотрения работы устройствможно сделать следующиевыводы-если в считанной из накопителяинформации первый байт имеет нечетноеколичество единичных бит, а второйбайт - четное, то информация считанав прямом коде, за исключениемконтрольного разряда второго байта, дляполучения исходной информации необходимо инвертировать содержимое этогобита; 10если в считанной из накопителяинформации первый байт имеет четноеколичество единичных бит, а второйбайт - нечетное, то информация считана в обратном коде, за исключениемконтрольного разряда второго байта,для получения исходной информации необходимо инвертировать содержимоевсех битов, кроме контрольного разряда второго байта;-одинаковая четность двух байтовсвидетельствует об одиночном сбоеустройства,Изобретение может быть распространено на устройство с большим числомбайтов, причем вместо контрольногоразряда можно. использовать любой разряд любого байта,Основным преимуществом изобретения является экономия оборудования засчет уменьшения разрядности ячеек па". ЗОмяти (или увеличения эффективной емкости устройства), Это цозволяет использовать его в запоминающих устройствах с многобайтовой структуройячеек памяти, в которых информация 35хранится в прямом и обратном коде. Формула изобретения Запоминающее устройство, содержащее регистр числа, входы которогоподключены к входным информационнымшинам и к выходам накопителя, а единичные и нулевые выходы регистровчисла во всех разрядах, кроме одного,соединены с соответствующими информационными входами входных и выходных элементов 2 И-ИЛИ, выходы которыхподключены соответственно ко входамнакопителя и выходным информационнымшинам, а управляющие входы входныхэлементов 2 И-ИЛИ соединены с соответствующими выходами логического блока, входы которого подключены к входным информационным шинам и одной изуправляющих шин, о т л и ч а ю щ в ес я тем, что, с целью увеличения информационной емкости устройства, оносодержит дополнительный логическийблок, входы которого соединены с выходами регистра числа и другой управляющей шиной, выходы - с управляющими входами выходных элементов2 И-ИЛИ, а нулевой и единичный выходырегистра числа в одном из разрядовподключены ко входам соответствующихвходного и выходного элементов2 И-ИЛИ инверсно по отношению к другим разрядам,Источники информации,принятые во внюание при экспертизе1. Патент СНА Р 3579210, 340 в 1,1971,2, Патент США Р 3681764,340-172,5, 1972 (прототип),596541 Составитель В, Рудаков Техред Л,АлФерова Корректор А едактор А, Виноградо енко Заказ 6776/53 Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 Тираж 681 ЦНИИПИ Государственног по делам изобретений 13035, Москва, Ж, РаПодписнокомитета СССРи открытийнская наб д. 4