Запоминающее устройство

ОП ИИЗОБРЕТЕНИЯ Фв 6 я)1 етек Союз СоветскихСоциалистическихРеспублик(51)М. Кл.2 С 11 С 11 присоединением заявки Мо23 Г 1 риоритет ееииы И кои ите СССРелаи изобретеииЯи открытиЯ Государст 53) УДК 681,327 6(088 8) Опубликовано 15,1079 Бюллетень Ио 38 писания 15.1 0.7 а нова Ю.М.Шамаев, И.В.Огнев, И.В.Василькевич, К,Ф.Сарычев и А.П,Шарапов Авторыизобретения Заявите осковский ор ина энергет) ЗАПОМИНММЦЕЕ УСТРОЙСТ в которых обращение к памяти прекращается при проведении в ней регенерации информации, Применение его в синхронных системах, в.которых длительность обращения жестко задана и само обращение происходит в фиксированные моменты времени, требует увеличения вдвое длительности цикла обращения, что в большинстве случаев является неприемлемым.Из известных запоминакщих устройств наиболее близким техническим решением к данному изобретению является эаиоминающее устройство, содержащее полупроводниковые динамические блоки памяти, входы разрешения выборки и адресные входы которых подключены к выходам регистра адреса, входы которого соединены с одними из входныХ шин адреса, входной регистр числа, выходной регистр числа, входы которого подключены к выходам блоков памяти, первый элемент ИлИ, входы которого соединены с выходами триггеров записи и считывания, а выход - с управляющим входом дешифратора, формирователь сигнала считывания, входы которого подключены к входной шине считывания и шине тактового Изобретение относится к области запоминающих устройств и. может быть использовано в аппаратуре передачи данных, устройствах автоматики и вычислительной техники с синхронной произвольно-последовательной выборкой, где количество обращений в одной серии последовательных выборок или расстояние между началами двух серий больше 32 или 64 (ограничение накладывается числом циклов регенерации, необходимых для восстановления информации в полупроводниковых динамичес" ких запоминающих узлах).Одно из известных запоминающих устройств содержит полупроводниковйе динамические запоминающие узлы, регистр адреса, дешифраторы, регистры числа, триггер записи-считывания, формирователь строба считывания, формирователь задержки сигнала записи,формирователь сигнала записи, счетчик адресов регистрации, мульти- плексор адресных сигналов, кольце вой генератор импульсов, формирователи сигналов обращения и регенера" ции (1).Это запоминающназначено для асиО ее устройство преднхронных систем,3"Ьавщм1 йй;т) );. АйВИ 8 ский ин титутзаписи, формирователь 12 сигнала записи, элемент 2 И-ИЛИ 13, второй элемент ИЛИ 14, третий элемент ИЛИ 15,формирователь 16 задержки тактовогосигнала, второй элемент И 17, счетчик18, входные шины 19 адреса, шину 20тактового сигнала, шины 21 записи и22 считывания, входные шины 23 данных.Входы элемента 2 И-ИЛИ 13 подключены соответственно к выходам регистров 4 и 5, и триггеров 6 и 7, а выход - к инФормационным входам блоковпамяти 1,Прямой вход элемента И 17 соединен с выходом формирователя 16, инверсный вход - с выходом элементаИЛИ 8, а выход - с суммирующим входом счетчика 18 и одним из входовэлемента ИЛИ 14, другой вход которо"го соединен с выходом элемента И 10.Выход элемента ИЛИ 14 соединен совходом формирователя 11, выход которого подключен к одному из входовэлемента ИЛИ 15, другой вход элемен 25та ИЛИ 15 соединен с выходом формирователя 9, а выход - с входом формирователя 12, Входы регистра 2 соединены с одними из входных шин 19адреса, другие шины 19 подключеныЗОк информационным входам счетчика 18,Выходы счетчика 18 соединены с входами адресов регенерации-обращенияблоков. памяти 1, а управляющий вход - .к шине 20 тактового сигнала;Запоминающее устройство работает5 следующим образом.В цикле зайисй по шинам 23 поступает код записываемого числа, пошинам 19 - код адреса записываемогочисла, по шине 21 - команда записиположительной полярности. Тактовыйсигнал чоложительной полярности записывает код числа в регистр 4, младшие разряды адреса - в счетчик 18,старшие разряды адреса - в регистр2 адреса, команду запись - в триггерб. Триггер б разрешает прохождениекода записываемого числа с регистра4 через элемент 2 И-ИЛИ 13 на блокипаМяти 1Триггер 7 запрещаетпрохождение информации с регистра 5 через элемент 2 И-ИЛИ 13. Элемент ИЛИ 8разрешает выбор блока 1 дешифратором3 и запрещает прохождение тактовогосигнала через элемент И 17 на счет 5чик 18. Сигнал записи на шине 21 разрешает прохождение тактового сигналачерез элемент И 10 на формирователь11, Задержанный формирователем 11сигнал запускает формирователь 12,который формирует сигнал записи треО буемой амплитуды, длительности и.полярности и подает его в блоки 1,В цикле записи происходит генерацияинформации в блоках 1 по адресу, определяемому кодом младших разрядовадреса. сигнала соответственно, а выход - куправляющему входу выходного регистра числа, первый элемент И, один извходов которого соединен с входнойшичой записи, другой вход - с шинойтактового сигнала, Формирователь задержки сигнала записи, формировательсигнала записи, выход которого соединен с входом записи блоков памяти,Кроме того это устройство содержитформирователь команды регенерации,мультиплексор адресов, счетчикрегенерации, инвертор младшего разряда адреса.21,еб яЭто запоминающее устройство нетре уя дополнительного времени нарегенерацию при произвольно-последовательной выборке, содержит большоеколичество оборудования в схемахуправления,Целью настоящего изобретения является упрощение устройства без:-.нижения быстродействия.Указанная цель достигается тем,что запоминакшее устройство содержитэлемент 2 И-ИЛИ, второй элемент И,второй и третий элементы ИЛИ, формирователь задержки тактовОго сигнала2 Ии счетчик, причем входы элемен та-ИЛИ подключены соответственно квыходам входного и выходного регист-,ров числа и триггеров записи и считывания, а выход - к информационнымвходам блоков памяти, прямой входвторого элемента И соединен с выходом формирователя задержки тактовогосигнала, инверсный вхоц - с выходомпервого элемента ИЛИ, а выход - ссуммирукщим входом счетчика и однимиз входов вторбго элемента ИЛИ р другбй вход которого соединен с вс выходомпервого элемента И, а выход второго 4элемента ИЛИ соединен со входом формирователя задержки сигнала, выходкоторого подключен к одномуиз входов третьего элемента ИЛИ, другойвход третьего элемента ИЛИ соединенс выходом формирователя сигнала считывания, а выход - с входом фо мивателяр ироеля записи, выходы .счетчика соединены с входами адресов регенерации -обращения блоков памяти, информационные входы счетчика подключены к другим входным шинам адреса, а управляющий вход - к шине тактового сигнала,На чертеже изображена схема зминаю езапоающего устройства, использующегов качестве запоминающих блбков динамические микросхемы памяти 1024 1 б3х ит.апоминающее устройство содержитполупроводниковые динамические блокипамяти 1, регистр 2 адреса, дешифратор 3, входной регистр 4 числа, выход ной регистр 5 числа, триггер записи6, триггер считывания 7, первый элемент ИЛИ 8, формирователь 9 сигналасчитывания, первый элемент И 10РФормула изобретения Источники информации,принятые во внимание при экспертизе1. Патент США Р 3790961, л. 340-173, 1974, 2, Патент США Р 3846765,кл. 340-173, 1974,В цикле считывания по шинам 19подается адрес считываемого числа,по шине 22 - команда считывания положительной полярности, Тактовый сигнал записывает код адреса в счетчик18 и регистр 2 адреса, команду считывания - в триггер 7. Триггер 7 разрешает прохождение кода числа из регистра 5 через элемент 2 И-ИЛИ 13. Триггер6 запрещает прохождение содержимогорегистра 4 через элемент 2 И-ИЛИ 13. 10Элемент ИЛИ 8 разрешает выбор дешифратором 3 блока 1 и запрещает прохождение тактового сигнала через элементИ 17 на счетчик 18, Сигйал считыванияна шине 22 разрешает Формирование сйг нала считывания формирователем 9.Сигнал считывания с выхода формирователя 9 постуйает на управляющий входрегистра 5, записывая в него информа"цию с выхода блоков 120Этот же сигнал через элемент ИЛИ15 запускает задним фронтом Формирователь 12, Считанное числО, накодящееся в регистре 5, через элемент2 И-ИЛИ 13 записывается в блоки 1, приэтом происходит регистрация информации в них,При отсутствии записи и считыванияна соответствующих входных шинах 21и 22 элемент ИЛИ 8 запрещает выбордешифратором 3 блока 1 и разрешаетпрохождение тактового сигнала черезэлемент И 17 на счетчик 18, Тактовыйсигнал на выходе элемента И 17 прибавляет 1, к содержимому счетчика18 и, пройдя через элемент ИЛИ 14,запускает формирователи 11 и 12, Производится регенерация информации вблоках 1. При этом не требуется дополнительного времени на регенерациюпо адресу, находящемуся в счетчике 18.0При произвольно-последовательйойвыборке, т.е, когда серия обращенийначинается с произвольного адреса, аадреса обращений в серии последовательно увеличиваются на 1, возможны следующие случаи: при чйслеобращений в серии не менее 32 происходит обращение ко всем адресам регенерации блоков 1 с регенерациейинформации в них; при расстоянии между началами двух серий не менее 32обращений и количестве обращений всерии менее 32 формирователь 16, элементы ИЛИ 8, И 17, счетчик 18 и форми.рователи 11 и 12 произвоцят регенера-.55цию информации в неопрошеннык при об"ращении адресах блоков памяти 1; приотсутствии обращений регенерация инФормации производится блоками 16,8,17,18,14,11,15 и 12,В предлокенном изобретении примерно в два раза сокращается количествооборудования в схемах управления посравнению с прототипом, При этом нетребуется дополнительного времени на,регенерацию. Запоминающее устройство, содержащее полупроводниковые динамическиеблоки памяти, входы разрешения выборки и адресные входы которых подключены к выходам регистра адреса, входы которого соединены с одними из входных шин адреса, входной регистр числа, выходной регистр числа, входыкоторого подключены к выходам блоковпамяти, первый элемент ИЛИ, входыкоторого соединены с выходами триггера записи и считывания, а выход - сугравляющим входом дешифратора, формирователь сигнала считывания, входы которого подключены к входнойшине считывания и шине тактового сигнала соответственно, а выход - куправляющему входу выходного регистрачисла, первый элемент И, один из входов которого соединен с входной шиной записи, другой вход - с шиной тактового сигнала, формирователь задержки сигнала записи, формирователь сигнала зайиси, выход которого соединен с входом записи блоков памяти, о .тл и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит элемент 2 И-ИЛИ, второй элемент И, второй и третий элементы ИЛИ, формирователь задержки тактового сигнала и счетчик приМем входы элемента 2 И-ИЛИ подключены соответственно к выходам входного и выходного регистров числа и триггеров записи и считывания, а выход - к информационным входам блоковпамяти, грямой вход второго элеМента И соединен с выходом формирователя задержки тактового сигнала, инверсный вход - с выходом первого элемента ИЛИ, а выход - с суммирующим входом счетчика и одним из входов второго элемента ИЛИ, другойвход которого соединей с выходом первого элемента И, а выход второго элемента ИЛИ соединен со входом формирователя задержки сигнала, выход которого подключен к одному из входов третьего элемента ИЛИ, другой вход третьего элемента ИЛИ соединен с выходом формирователя сигнала счИтывания, а выход - с входом формирователя записи, выходы счетчика соединены с входами адресов регенерации-обращения блоков памяти, информационные входы счетчика подключены к другим входным шинамадреса, а управляющийвход - к шинетактового сигнала.)ЦНИИПИ Государс по делам изо 113035, Москва, Ж Подписновенного комитета СССРретений и открытий5, Раущская наб., д.